CN109073942B - 薄膜晶体管阵列面板 - Google Patents

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Abstract

一种半导体器件包括设置在基底(101)上并定义复合侧面蚀刻轮廓的多层结构。所述多层结构包括设置在基底(101)上且包含含有铟和锌的金属氧化物材料的下子层(105‑1)，所述下子层(105‑1)中的铟和锌含量基本上定义了第一铟与锌含量比；设置在所述下子层上且包含金属材料的中间子层(105‑2)；设置在所述中间子层(105‑2)上且包含含有铟和锌的金属氧化物材料的上子层(105‑3)，所述上子层(105‑3)中铟对锌的含量基本上定义小于所述第一铟与锌含量比的第二铟与锌含量比；以及形成在侧面蚀刻表面上的侧面副产物层，其基本上包含所述中间子层(105‑2)中的金属材料的金属氧化物。

Description

薄膜晶体管阵列面板
相关申请的交叉引用
本申请主张2016年1月14日提交的美国临时申请62/278448、62/278467和62/278469以及2016年3月21日提交的美国临时申请62/311366的优先权，该些美国临时申请通过引用文献加入本文。
技术领域
本发明总体上涉及显示技术，具体涉及薄膜晶体管(TFT)阵列面板。
背景技术
在平板显示装置中，薄膜晶体管(TFT)被用作像素电极的开关元件。薄型显示面板装置通常包括被布置为传送用于控制薄膜晶体管的扫描信号的栅极线和被布置为传送施加到像素电极的信号的数据线。研究工作致力于提高信号传导能力以实现更高的面板装置的性能。
发明内容
本发明一方面提供一种薄膜晶体管阵列面板，其包括：
基底；
设置在所述基底上且包括栅极的第一导电层；
设置在所述栅极上方并与之绝缘的沟道层；以及
设置在所述沟道层之上的第二导电层，所述第二导电层包括定义源极和漏极的多层部分，其中所述第二导电层的所述多层部分至少包括：
设置在所述沟道层上且与之电性接触的第一子层，
设置在所述第一子层上的第二子层，所述第二子层为金属材料或金属合金材料；以及
设置在所述第二子层上的第三子层；
其中所述源极和所述漏极之间形成有间隙以使二者相互间隔，所述间隙经蚀刻所述第二导电层形成且贯穿所述第一子层、所述第二子层和所述第三子层；
与所述间隙相关联的蚀刻侧面上形成有副产物层，所述副产物层包含所述第二子层中的金属的氧化物。
本发明还提供一种薄膜晶体管阵列面板，其包括：
基底；
设置在所述基底上且包括栅极的第一导电层；
设置在所述栅极上方并与之绝缘的沟道层；以及
设置在所述沟道层之上的第二导电层，所述第二导电层包括定义源极和漏极的多层部分，其中所述第二导电层的所述多层部分至少包括：
设置在所述沟道层上且与之电性接触的第一子层，
设置在所述第一子层上的第二子层，所述第二子层的材质为铜或铜合金；以及
设置在所述第二子层上的第三子层；
其中所述源极和所述漏极之间形成有间隙以使二者相互间隔，所述间隙经蚀刻所述第二导电层形成且贯穿所述第一子层、所述第二子层和所述第三子层；
与所述间隙相关联的蚀刻侧面上形成有副产物层，所述副产物层包含氧化铜。
薄膜晶体管阵列面板的制备过程包括沉积钝化层(例如氧化硅材料的)，钝化层可使用PECVD工艺来设置。然而，在沉积钝化层过程中，高能量等离子体可能在半导体器件的某些暴露区域引起化学反应，导致副产物层的形成。在高导电铜材料用于第二导电层的某些实施例中，钝化过程期间的高能等离子体可导致氧化铜(CuO)副产物层形成在侧面蚀刻轮廓区域处的暴露的铜材料表面上。在某些情况下，侧面副产物层(例如侧面CuO层)的形成可能是不可避免的，并且有意去除这种层会增加工艺复杂性并导致额外的成本。
附图说明
现在将参照附图仅以举例的方式描述本技术的实现。
图1示出了根据本公开的一些实施例的薄膜晶体管(TFT)阵列面板的一部分的示意性平面布局。
图2示出了根据本公开的一些实施例的示例性阵列面板中的TFT器件的横截面图。
图3至图6示出了经历图案化处理的多层导电层中的不同示意性蚀刻轮廓。
图7示出了根据本公开的一些实施例的示例性阵列面板中的TFT器件的横截面图。
图8至图14示出了根据本公开的一些实施例的示例性TFT器件在制造过程的各个阶段。
图15至17为展示各种示例性第二导电层中的侧面蚀刻轮廓的微观横截面图。
图18至20为说明由于侧面副产物层轮廓引起的潜在影响的示意图。
图21至22是根据本公开的一些实施例的示例性半导体器件的示意性截面图。
具体实施方式
应该理解的是，为了说明的简单和清楚，在适当的情况下，在不同附图中重复使用附图标号来指代对应或类似的元件。此外，许多具体细节被阐述以便提供对本文描述的实施例的透彻理解。然而，本领域的普通技术人员将会理解，可以在没有这些具体细节的情况下实践本文描述的实施例。在其他实例中，方法、工艺和组件未被详细描述以免混淆所描述的相关特征。且，该描述不被认为是限制本文描述的实施例的范围。附图不一定按比例绘制，并且某些部件的比例已被放大以更好地示出本公开的细节和特征。
术语“连接”被定义为连接，不管是直接还是间接地通过中间组件，且不一定局限于物理连接。连接可以是这样的，即物体永久连接或可释放地连接。术语“大体上”被定义为基本上符合基本上修改的特定尺寸、形状或其他词，使得该器件不必是精确的。例如，基本圆柱的意味着物体类似于圆柱体，但可以具有与真实圆柱体的一个或多个偏差。术语“包括”，当使用时，意思是“包括但不限于”；它具体表示开放式包含或在所描述的结合、组合、系列等中的成员。
为了一致性的目的和易于理解，类似的特征在示例性图中用相似的标号标识(尽管在某些情况下，未示出)。然而，不同实施例中的特征在其他方面可能不同，因此不应狭义地限于图中所示的内容。
图1示出了根据本公开的一些实施例的薄膜晶体管(TFT)阵列面板的一部分的示意性平面布局。图1的示意示出了包括TFT像素元件10的[3×5]矩阵的示例性TFT阵列面板的一部分。每个像素元件10包括TFT开关器件100和像素电极120。TFT开关器件(例如，器件100)是一种由半导体、导电和电介质层的薄膜制成的特殊类型的薄型场效应晶体管。不同材料的薄膜通常设置在支撑结构上，例如非导电基底(未单独标记)。所述TFT器件100通常为包括栅极102和一对功能上可互换的源极和漏极105a/b的三端子元件。像素电极120用于在显示面板中提供液晶(未在图中示出)控制。像素电极120连接TFT器件100的源极/漏极端子(例如，端子105b)中的一个。TFT器件100用作选择性地使连接的像素电极120接通和断开的开关，由此控制载流子(例如空穴或电子)的流量进入像素电极区域。
像素元件10的矩阵通过信号传导线的网络互连，信号传导线可包括将连接一行的栅极端子(例如，端子102)的多条栅极线111(显示为沿着页面横向穿过)，以及连接一列的TFT器件100的源极/漏极端子(例如，端子105a)中的一者的多条数据线112(沿着页面纵向横穿过)。结构上，所述栅极线111和所述数据线112可由设置在基底上的一个或多个图案化的导电层形成。为了在基底上节省宝贵的平面面积预算，所述栅极线111和所述数据线112可以以覆盖的方式布置在所述基底上的不同高度(即，垂直水平面)。例如，信号传导线可以包括布置在所述基底上并且在第一区域和第二区域之间横向(例如，在其主表面之上的平面方向上)穿过的导电层。栅极线111可以用于以信号通信方式连接TFT器件100与位于基底(未示出)上的第一平面区域的栅极线驱动器IC。数据线112，另一方面，可以信号传导地连接TFT器件100与位于在基底(未示出)上限定的另一个平面区域处的源极线驱动器IC。在现代平板显示器中，薄膜晶体管(TFT)阵列面板可包括以大尺寸矩阵排列的数千或甚至数百万个TFT像素元件10以提供高的图像分辨率。
由于信号导线的网络负责在像素元件和控制IC之间传输控制信号，因此信号导线的信号传导能力在表明平板显示装置的性能方面发挥重要作用，特别是对于大尺寸和/或高清装置应用。举例来说，导电线路将需要在基底上分配珍贵的平面区域。为了在保持装置性能的同时实现高像素密度，导线中的宽度可能需要小型化，而其电阻/阻抗则应该被降低。
图2示出了根据本公开的一些实施例的示例性阵列面板中的半导体器件的横截面图。特别是，图2示出跨过源极和漏极端子(例如，S/D电极105a，105b)的示例性半导体器件(例如，TFT器件100)的横截面图。所述TFT器件100设置在提供结构支撑的基底101的主表面上。基底101通常包括绝缘材料。用于基底101的合适材料可包括具有足够光学透明度的玻璃、石英和塑料(例如，用于视觉显示应用的可见光谱中的电磁辐射)。在一些实施例中，基底101可以包括陶瓷和/或硅材料。在一些应用中，可以采用柔性基底材料。用于柔性基底的材料的合适选择可以包括例如聚醚砜(PES)、聚萘二甲酸乙二醇酯(PEN)、聚乙烯(PE)、聚酰亚胺(PI)、聚氯乙烯(PVC)、聚对苯二甲酸乙二醇酯(PET)和不锈钢或上述物质的组合。
示例性TFT器件100包括设置在基底101的主表面上方的第一导电层102，设置在第一导电层102上方并且通过绝缘层103与其绝缘的活性的沟道层104，以及设置在沟道层104上并与其电接触的第二导电层(例如定义电极105a、105b的层)。设置在基底101上的第一导电层102可以被图案化以形成第一级信号传导线的阵列。例如，第一导电层102可以被图案化以在基底101上形成第一级信号传导阵列/网络(例如，如图1所示的栅极线111)，其一部分在基底上定义的第一区域(例如，第一区域，TFT器件100的栅极区域)和第二区域(例如，栅极线驱动IC)之间平面的穿过。在一些实施例中，第一导电层102的部分可被图案化以定义TFT器件100的栅极(例如，如图1所示的栅极端子)。集成信号传导线(例如栅极线)和TFT器件的栅极端子(例如栅极102)可以降低器件复杂度(并且因此降低制造复杂度)。第一导电层可选择性的包含铝(Al)、银(Ag)、金(Au)、钴(Co)、铬(Cr)、铜(Cu)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、钕(Nd)、钯(pd)、铂(Pt)、钛(Ti)、钨(W)、锌(Zn)，其他合适的导电材料和合适的上述物质的混合物/合金。为了实现更高的光学效率，在一些实施例中，第一导电层102可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、铝掺杂氧化锌(AZO)的透明导电材料或适当合适的上述物质的组合。
所述绝缘层103可被提供在第一导电层102的选择性区域之上，以在结构上保护栅极102(和/或第一级信号传导线)并且电性屏蔽TFT器件100的栅极区域免于与其他装置短路特征。绝缘层103可选择性地包含合适的介电材料，例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、氧化钇(Y2O3)、氧化铪(HfOx)、氧化锆(ZrOx)、氮化铝(AlN)、氮氧化铝(AlNO)、氧化钛(TiOx)、钛酸钡(BaTiO3)、钛酸铅(PbTiO3)。在一些实施例中，一个或多个高K电介质材料可以用作TFT器件100的栅极绝缘体。高K电介质材料可以包括例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及其混合物的氧化物。包含高K介电材料的栅极绝缘层可以与金属栅极材料结合使用，该金属栅极材料通常提供优于常规多晶硅材料的优异电性能。
在一些实施例中，绝缘层103可以包括多层结构。根据应用和操作要求，多层绝缘层可以包括不同介电材料和不同厚度的子层。栅极绝缘体中的额外的介电子层可实现结构界面性质的调整，例如减少不同材料层之间的界面损伤或提供额外的结构保护。例如，在一些实施例中，绝缘层103包括设置在栅极绝缘体上方且基本由氮化硅(SiNx)材料组成的第一介电子层以及设置在第一介电子层上且基本由氧化硅(SiOx)制成的第二介电子层。沟道层104上的栅极介电层的覆盖对于防止TFT器件100中的栅极与源极/漏极区域之间的潜在短路具有特别重要的意义。
沟道层104定义电荷载流子可以穿过的TFT器件100的半导体/活性区。由于栅极结构(例如，由第一导电层102定义)竖直形成在沟道层104下，所以这种器件架构可以被称为“底栅”布置。沟道层104可以包括合适的半导体材料，其可以选择性地包括氧化物半导体、元素半导体、化合物半导体和合金半导体材料。半导体材料可以选择性地设置成非晶态、结晶态和多晶态之一或这些状态的组合。在一些实施例中，沟道层104包含一种或多种氧化物类化合物半导体材料，例如铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、铟镓锡氧化物(IGTO)和铟铝锌氧化物(IAZO)材料。在一些实施例中，沟道层104包含基本上氢化的非晶硅(a-Si：H)。非晶硅沟道材料，其具有良好的电荷载流子迁移率(例如，约0.1-1cm2v-1s-1)和高薄膜均匀性，可以经济地用于大规模制造。在一些实施例中，沟道层104包括以低温工艺制备的多晶硅材料(例如，低温多晶硅，LTPS)。LTPS沟道材料提供优异的电荷载流子迁移率(例如，约100-200cm2v-1s-1)，但是需要更高的制造成本，尤其是在大尺寸显示面板器件的应用中。
在一些实施例中，所述沟道层104包含氧化物半导体材料，其包括例如锌(Zn)、铟(In)、锡(Sn)、镓(Ga)、铪(Hf)中的一种或多种。在本示例性实施例中，所述沟道层104包括基于铟镓锌的氧化物材料(例如，IGZO)。对半导体氧化物材料的组分的比例没有特别的限制，并且氧化物中可以存在额外的组分。IGZO沟道材料具有高的膜均匀性和载流子迁移率(例如，通过其化合物组分之间的比率可调节以实现大于10cm2v-1s-1的载流子迁移率和低泄漏电流)，这使得其适用于大面积应用。IGZO材料的高载流子迁移率特性和低漏电特性可以使显示器阵列面板中的器件特征进一步最小化，以实现增加的显示分辨率。
第二导电层(例如，被图案化以定义TFT器件100的源/漏极105a/b，其可以统称为导电层105)设置在沟道层104上。例如，导电层105的选择部分可以布置在沟道层104之上并且与其电接触。导电层105可以被布置为形成第二级信号传导线的阵列。如图1所示，导电层105可以是互连像素元件的阵列的信号传导网络的一部分。例如，第二导电层105可以被图案化以在基底101上形成第二级信号传导阵列/网络(例如如图1所示的数据线112)，其一部分在限定在基底上的一个区域(例如TFT器件100的源/漏极区)和另一区域(例如，数据线驱动IC)之间水平地穿过。此外，导电层105的部分可以被图案化以定义TFT器件100的源极和漏极(例如如图1所示的源极/漏极端子)。整体形成的信号传导线(例如数据线)和TFT器件端子(例如源极/漏极电极105a/b)可以降低器件结构复杂性(并且因此降低制造复杂性和成本)。
如图2所示，导电层105被图案化以在TFT器件100的栅极区域(例如，在栅极电极102上方)之上形成电性分离的源极和漏极端子(例如源极/漏极电极105a、105b)。导电层105的图案化可以通过合适的蚀刻工艺(例如湿法蚀刻)来执行，蚀刻工艺在层105中产生将层105的一部分与另一部分电性分离的间隙106，由此定义TFT器件100的源极区域(例如电极105a)和漏极区域(例如电极105b)(当然，晶体管器件的源极和漏极是可互换的)。特别是，图2示出了源极105a和漏极105b之间的大致规则且逐渐变细的间隙轮廓。如将进一步讨论的，通常期望基本上光滑且逐渐变细的轮廓以在TFT器件100中实现更高的结构完整性和更好的电性能。
导电层105的至少一部分可以包括多层结构(例如本实例示出三层结构)。例如，在TFT器件100的源/漏极区域处，导电层105包括多层结构，该多层结构包括布置成与沟道层104电接触的第一(例如下)子层105-1、布置在第一子层105-1上方的第二(例如中间)子层105-2以及布置在第二子层105-2上方的第三(例如上)子层105-3。然而，在一些实施例中，不需要在整个导电层105上施加多层布置。例如，第二导电层105中的某些区域可以被布置为包括双层或甚至单个子层的结构布局，取决于特定的器件要求和/或其他操作设计需求。
所述上和下子层105-3、105-1可以大体上由包含以特定含量比配制的多于一种类型的化学元素的复合导体制成。在一些实施例中，第一子层105-1(其可以被称为底部阻挡层，即BBL)基本上包括透明导电氧化物(TCO)材料。透明导电氧化物的实例可以包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、镓锌氧化物(GZO)、铝锌氧化物(AZO)及其的合适的组合。第二子层105-2(其可以被称为中间导电层，即MCL)可以大体上由有效导电材料制成。例如，第二子层包括金属和金属合金材料中的至少一种。在一些实施例中，第二子层包括铝(Al)、铜(Cu)、锰(Mn)、钼(Mo)和钼钨(MoW)材料中的至少一种。第三子层105-3(其可以被称为顶部覆盖层，即TCL)可以由与第一子层105-1中使用的材料相当的材料制成，但是可以提供有不同的材料组分比例。
在一些实施例中，上述多层导电结构也可以在第一级信号传导阵列中实现(例如以定义栅极线和/或栅极)。尽管如此，在第一级导电层(例如栅极线112)中使用的材料和含量组成比的选择不必与第二级导电层中采用的材料(例如，数据线111和S/D电极)相同，并且可以基于具体设计要求或其他实际问题来进行选择。此外，根据本公开的多层导电结构不仅可以用于“底栅”器件(如图2所示)中，而且还可以用于“顶栅”应用中。
上和下子层105-3/105-1的提供可以增加MCL与其余器件结构之间的粘附性，由此提高TFT器件100中的结构完整性的水平。此外，上和下子层105-3/105-1可以包含用作扩散阻挡层的合适材料，以允许实现具有高导电性且具有主动自扩散特性的材料。例如，铜(Cu)金属(或其合金)具有低电阻/阻抗，其优越的电学性质使其适用于高电导率应用。然而，铜也是在制造过程中倾向于在器件结构内自扩散/迁移的活性材料。铜原子扩散到器件中的某些位置(例如沟道区)可能导致器件性能(即铜污染)的降低。上和下子层105-3/105-1可以实现作为扩散阻挡层以将铜原子限制在电子装置中的期望区域内，从而增强装置的信号传导质量，同时保持装置的可靠性。此外，下子层105-1可以提供在MCL(例如，在这种情况下，基本上由铜材料构成)和沟道层(例如，在这种情况下，基本上由IGZO材料构成)之间欧姆接触缓冲界面。导电层105的第一子层105-1和第三子层105-3中的材料可以基于其蚀刻特性(例如蚀刻速率和选择性)进行选择。例如，可以在上子层105-3和下子层105-1中采用与MCL(例如子层105-2)具有相当的蚀刻速率的导电氧化物材料。例如，当中间子层105-2基本上由铜制成时，上子层105-3和下子层105-1可以基本上包含ITO或IZO。对多层导电结构(例如层105)的材料的正确选择可以实现制造成本的显著降低。举例来说，可以选择湿法刻蚀友好材料(一个示例是IZO)以减轻对昂贵制造设备(例如，干法刻蚀设备)的依赖和/或时间效率低的处理过程。
在一些实施例中，沟道层104被提供具有在约200至
Figure GDA0003277593290000101
Figure GDA0003277593290000102
(埃)范围内的平均厚度。在一些实施例中，第一子层(BBL105-1)包括在约
Figure GDA0003277593290000103
的范围内的平均厚度。在一些实施例中，第二子层(MCL105-2)包括在约
Figure GDA0003277593290000104
的范围内的平均厚度。在一些实施例中，第三子层(TCL105-3)包括约200至
Figure GDA0003277593290000105
的平均厚度。尽管如此，实际层厚度可能取决于应用要求和/或其他实际问题。
图3-6示出了经历图案化处理的多层导电层105中的不同蚀刻轮廓(例如，对应于图2中所示的圆圈部分的局部放大视图)。特别是，图3-6说明上和下子层(例如TCL105-3和BBL105-1)中的材料组分的不同成分配比影响导电层105中的不同侧面蚀刻轮廓。导电层105的不同子层中的元件组件可影响其中的侧面蚀刻轮廓。因此，上和下子层105-3、105-1中的组分含量比的调整(例如它们之间的含量比差异)可以在形成TFT器件(例如器件100)期望的侧面蚀刻轮廓中发挥重要作用。
图3示出了在第一情况下(在第一子层含量比排列下)的导电层105中的第一种侧面蚀刻轮廓。图3中所示的蚀刻轮廓对应于基本均匀倾斜的斜向倾斜侧面蚀刻表面，其在大多数应用中可以在TFT器件中提供有益的结构和电特性。在图3所示的实施例中，第一和第三子层中的每一个包含含有铟(In)和锌(Zn)的金属氧化物材料。在一些情况下，关于在图案化处理期间采用的蚀刻剂，导电层105中的铟(In)组分的蚀刻速率相对于而言明显低于锌(Zn)组分的蚀刻速率。尽管铟(In)通常提供优异的导电性，但铟(In)和锌(Zn)的含量比可能需要微妙的平衡，以达到子层的导电特性与其可加工性之间的实际折衷。
在本实施例中，第一子层105-1中的铟与锌的含量比(即铟含量与锌含量的比率，其可通过原子含量比率或其他合适的量度方法来计算)大于第三子层105-3中的铟与锌的含量比率(薄膜层中的物质的含量比例可以通过例如能量色散光谱仪EDS来确定)。封盖和底部子层105-3/105-1之间的这种铟与锌含量比率差异有助于定形侧面蚀刻轮廓，该侧面蚀刻轮廓关联形成在源极和漏极之间的导电层105中的间隙，其中与第三子层相关联的间隙宽度比第一子层中的间隙宽度更宽。
图4示出了另一种情况下(在不同的子层含量比配方下)导电层105中的第二种侧面蚀刻轮廓。图4中所示的蚀刻轮廓对应于封盖子层105-3中的欠刻蚀情况，导致在导电层105的经刻蚀部分中产生悬垂结构。在本实例中，悬垂特征主要发生在上子层105-3。这可能是上子层105-3中过量的铟含量的结果，因此导致顶部封盖层中的蚀刻速率过慢。悬垂特征可能是不期望的，因为这样的结构几何形状倾向于削弱半导体器件(例如，TFT器件100)的整体结构完整性。举例来说，导电层105的TCL105-3中的悬垂特征不可避免地遮蔽接近下层子层(例如，MCL105-2和/或BBL105-1)的某些区域，因此潜在地阻碍了后续器件特征的沉积/形成。例如，作为悬垂特征的结果，可以在TFT器件中靠近TCL和MCL/BBL之间的子层界面区域产生空隙。TFT器件中的空隙可能会对结构完整性产生不利影响。例如，上子层105-3(和随后在其上形成的其他器件特征)可以从下层(特别是在柔性面板装置应用中)物理地切断(例如，剥离)。而且，导电结构(例如，第二级金属层，诸如导电层105)中的空隙可以改变器件的电性能(例如寄生电容特性)。
图5示出了另一种情况下(在不同的子层含量比配方下)导电层105中的第三种蚀刻轮廓。图5中所示的蚀刻轮廓对应于下子层105-1中的欠蚀刻情况，其中底部残留尾部特征留在导电层105中。这可能是下子层105中过量的铟含量的结果，因此导致底部阻挡层中过度缓慢的蚀刻速率。在TFT器件中，靠近沟道区域(例如沟道层104上方的区域)的第二层导电层(例如层105)中的长的残留尾部特征可影响TFT器件的沟道长度。例如，BBL105-1中的残留尾部可能导致有效器件沟道长度的减小，从而影响TFT器件的电性能。而且，底部残留特征可能导致沟道区域(例如，源极和漏极电极105a/105b之间)的侧面蚀刻轮廓中的过浅的倾斜，这可能导致更高的寄生电容。
图6示出了在又一种情况下(在不同的子层含量比设置下)导电层105中的第四种侧面蚀刻轮廓。图6中所示的蚀刻轮廓对应于底部子层105-1中的过度蚀刻情况，导致在导电层105的蚀刻部分中产生底切结构。在本示例中，底切特征主要体现在底部子层区域。这可能是由于下子层105-1中过量的锌含量以及TCL105-3和BBL105-1之间的铟与锌含量比率差异不足。如前所述，从结构完整性的角度来看，底切特征可能是不期望的，因为这种情况可能削弱半导体器件(例如TFT器件100)的整体结构完整性。举例来说，在靠近(或下方)底切特征的TFT装置中可能产生空隙，这可能对TFT装置的结构和电特性产生不利影响。结果，上子层(例如MCL105-2，TCL105-3以及随后在其上形成的其他装置特征)可能更容易受到物理损坏(例如从下层切断)，特别是在柔性的面板装置应用中。
请再次参考图3，在制造半导体器件(例如器件100)期间可能需要注意某些工艺条件以产生如图3所示的结构轮廓。其中，发现铟与锌的含量比例差异可保持足够大以确保产生基本规则的倾斜的侧面蚀刻轮廓(如图2和3所示)。再次参考图2，形成在导电层105中的一对相对的侧表面(其间限定有间隙106)配合形成源极105a和漏极105b之间的基本逐渐变细的间隙轮廓，其中与上子层相关联的间隙宽度(例如层105-3)比下子层(例如层105-1)相关联的间隙宽度宽。
如前所述，第一子层105-1中的铟与锌的含量比率大于第三子层105-3中的铟与锌的含量比率。为了提供进一步的实例，下子层105-1中的铟和锌含量可以基本上定义为第一铟锌比(即，In(BBL):Zn(BBL)＝R1，其为以％表示的比值)。类似地，上子层105-3中的铟和锌含量基本上定义为第二铟锌比(即In(TCL):Zn(TCL)＝R2，其以％表示)。在本实施例中，多层导电层105被提供大于第二含量比R2的第一含量比R1，以实现与图2和图3中所示的侧面蚀刻轮廓相当的侧面蚀刻轮廓(换句话说R1>R2)。
例如，在一个实施例中，上子层105-3中的铟含量约为0.15单位，锌含量约为0.85单位。因此，上子层105-3中的铟与锌的含量比(即R2＝In(TCL):Zn(TCL)＝0.15/0.85)约为17.6％。另一方面，下子层105-1中的铟含量和锌含量分别为约0.35和0.65。因此，下子层105-1中的铟与锌的含量比(即R1＝In(BBL):Zn(BBL)＝0.35/0.65)约为53.8％。子层(其中R1>R2)中的含量比条件因此可以在导电层105中产生基本向下逐渐变细的侧面蚀刻轮廓，与图5所示的相当。
下子层和上子层之间的含量比的差可大于阈值，以保持导致期望的侧面蚀刻轮廓的有利工艺条件。发现第一子层105-1和第三子层105-3之间的铟与锌的含量比率差大于或等于20％将在导电层105中产生具有有利特性的侧面蚀刻轮廓。以前面的实施例为例，下子层105-1与上子层105-3之间的铟与锌含量之比的差值约为36％(R1-R2＝53.8％-17.6％)，满足上述条件。满足最小阈值条件的足够的含量比率差异可以有助于防止形成不期望的底切特征，例如图3所示的那样。
作为另外的实例，在一些实施例中，下子层105-1中的铟与锌的含量比在约25％至约80％的范围内。在进一步的实施例中，下子层105-1中铟与锌的含量比在约45％至约70％的范围内。另一方面，在一些实施例中，上子层105-3中的铟与锌的原子比在约5％至约40％的范围内。在另外的实施例中，上子层105-3中的铟与锌的原子比在约10％至约35％的范围内。根据本公开的实施例，下和上子层105-1、105-3之间的铟与锌含量比差异的调节影响开设于源极105a和漏极105b之间的间隙的基本光滑和逐渐变细侧面轮廓的产生(例如间隙106)。此外，在一些实施例中，与导电层105中开设的蚀刻间隙相关联的侧面轮廓相对于由沟道层定义的表面对应有大约40度至85度的锥角。注意到，如前所述，导电层(例如层105)的侧面蚀刻轮廓中的钝角锥角会产生可能在随后的器件特征集成中引起问题的悬垂/底切特征。另一方面，导电层的侧面蚀刻轮廓中过度锐角的锥角可能消耗高特征密度器件中的额外的平面预算并且不利地影响器件的沟道长度。而且，过浅的锥角会在相应的区域周围产生更高的寄生电容。在一些实施例中，导电层(例如，层105)的侧面蚀刻轮廓中的约60至约70度的锥角通过适当的工艺条件调整来实现以确保器件可靠性。
图7示出了根据本公开的一些实施例的示例性阵列面板中的TFT器件的横截面图。特别是，图7示出贯穿源极和漏极端子(例如S/D电极105a'、105b')的示例性TFT器件100'的横截面图。如图7所示，在一些实施例中，导电层105可以设置有一个或多个额外的子层。例如，在本实施例中，导电层105还设置有设置在第一子层105-1和第二子层105-2之间的附加子层105-4。附加子层105-4也可以由含有铟和锌的金属氧化物层构成，其中附加子层105-4中的铟与锌的含量比大于第三子层105-3中的铟与锌的含量比(还小于第一子层105-1中的铟与锌的含量比)。通过在BBL中插入额外的子层，可以保留第二级导电层(例如层105)中的蚀刻特性，而较高的铟含量可以用在BBL的最底层的子层中(例如，子层105-1)以进一步改善导电层105与沟道层104之间的接触界面处的电性能(例如，用于欧姆接触减小)。因此，在一些实施例中，第一子层105-1中的铟含量大于附加子层105-4中的铟含量。在一些实施例中，第一子层105-1中的铟含量与附加子层105-4中的铟含量的比率在大于1至约1.5的范围内。在BBL中提供多于一个额外子层的其他实施例中，更靠近第一层105-1的附加子层中的一个中的铟含量(或者在一些情况下，铟与锌含量比)应该高于远离第一层105-1的那个附加子层中的铟含量，原因与前面讨论过的类似。
请参考图8-14，其示出了根据本公开的一些实施例的示例性半导体器件(例如，TFT器件100)在制造过程的各个阶段。
图8提供了说明在基底(例如基底101)的一个主要表面沉积第一导电层(例如层102)的一个示例性局部横截面图。基底101可包含绝缘材料。在一些应用中，用于基底的合适材料可以包括玻璃、石英和具有足够光学透明度的塑料(例如针对用于视觉显示应用可见光谱的电磁辐射)。在一些应用中，基底可以包括陶瓷和/或硅材料。在某些应用中，可以采用柔性基底材料。柔性基底的材料合适的选择可以包括，例如聚醚砜(PES)、聚对苯二甲酸乙二醇酯(PEN)、聚乙烯(PE)、聚酰亚胺(PI)、聚氯乙烯(PVC)、聚对苯二甲酸乙二醇酯(PET)和不锈钢，或上述物质的组合。
第一导电层可以使用合适的沉积技术设置在基底上，包括物理薄膜沉积方法，例如溅射(例如PVD、PEPVD)。然后，可使用合适的蚀刻技术对第一级导电层进行图案化以定义第一级信号传导线的阵列(例如如图1所示的栅极线111)。例如，第一导电层可被图案化，以在第一区域(例如TFT器件的栅极区域)与限定在基底的主表面上的第二区域(例如，数据线驱动IC)之间建立电/信号连接。在一些应用中，第一导电层的部分可进行图案化以定义TFT器件的栅极。集成的信号传导线(例如栅极线)和TFT器件端子(例如栅极102)可以降低器件结构的复杂性，从而降低制造复杂度。
第一导电层可以选择性地包括铝(Al)、银(Ag)、金(Au)、钴(Co)、铬(Cr)、铜(Cu)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、钕(Nd)、钯(Pd)、铂(Pt)、钛(Ti)、钨(W)、锌(Zn)、其他合适的导电材料及上述物质合适的混合物/合金。为了实现更高的光学效率，在一些实施例中，第一导电层可以包含透明导电材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、铝掺杂氧化锌(AZO)或上述物质合适的组合。
图9提供了说明在第一导电层上沉积栅极绝缘层(例如，层103)的示例性局部横截面视图。栅极绝缘层可以通过一种或多种合适的薄膜沉积技术(可以包括物理和/或化学薄膜沉积方法)来布置，以形成用以防止导电栅极线结构(例如层102)与后续的器件特征短路的保护层。绝缘层可以由一种或多种合适的介电材料制成，例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、氧化钇(Y2O3)、氧化铪(HfOx)、氧化锆(ZrOx)、氮化铝(AlN)、氧氮化铝(AlNO)、氧化钛(TiOx)、钛酸钡(BaTiO3)、钛酸铅(PbTiO3)。在一些应用中，一个或多个高k介电材料可以用作TFT器件(例如，器件100)的栅极绝缘体。高k介电材料可以包括例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及上述物质的混合物。包含高k介电材料的栅极绝缘层可以与金属栅极材料结合使用，其可以提供优于传统多晶硅材料的优异的电性能。在一些应用中，绝缘层103可被提供为具有多层结构配置。
图10提供了说明通道材料层(例如层104)沉积的示例性局部横截面视图。沟道材料层可以使用合适的沉积技术设置在栅极绝缘层(例如层103)上，包括物理薄膜沉积方法，例如溅射(例如PVD、PEPVD)。沟道层可以包含合适的半导体材料，其选自氧化物半导体、元素半导体、化合物半导体和合金半导体材料中的至少一种。半导体材料可以选择性地设置为无定形、结晶和多晶状态之一，或上述状态的组合中。在一些应用中，一种或多种氧化物型化合物半导体材料，例如铟镓氧化锌(IGZO)、铟锌锡氧化物(IZTO)、铟镓锡氧化物(IGTO)和铟铝氧化锌(IAZO)材料，被使用在沟道材料层中。
然后，沟道层可被图案化以定义TFT器件(例如，器件100)的半导体/活性区，电荷载流子穿过该半导体/活性区。根据沟道材料的选择，沟道层可以在这个阶段用单独的蚀刻工艺图案化(可以对应于第一蚀刻掩模，如示例图中所示)。在这种情况下，随后设置的第二级导电层(例如，图13所示的层105)可以使用第二蚀刻工艺(其可以对应于第二蚀刻掩模)单独图案化。然而，在一些实施例中，沟道层和第二级导电层的材料被选择为具有相当的蚀刻性能。沟道层和随后设置的第二导电层之间的材料相当性可以使得使用单一蚀刻掩模同时蚀刻工艺能对两层进行图案化。蚀刻掩模要求的降低可显著降低工艺复杂度和制造成本。举例来说，在一些实施例中，半导体IGZO材料和透明IZO材料分别被选择为沟道材料和第二导电层材料，以利用它们相当的蚀刻性能。
图11提供了说明多层第二导电结构(例如，导电层105的下部子层的沉积)的初始沉积阶段的局部横截面图。在示例性过程中，第一(底)子层(例如BBL105-1)通过合适的沉积技术(例如PVD、PEVD)被布置在沟道层(例如层104)上。在一些应用中，BBL基本上包括一种或多种透明导电氧化物(TCO)材料，例如氧化铟锡(ITO)、铟氧化锌(IZO)、氧化锌镓(GZO)、铝氧化锌(AZO)或上述物质合适的组合。BBL可在沟道层(例如IGZO材料)和随后布置的导电层(例如Cu材料)之间提供欧姆接触缓冲界面，这可以改善子层界面处的电性能(例如界面电阻降低)。
图11也示出了BBL105-1的可选处理。如先前所讨论的，导电层105也可以包括多层部分，其中中间导电层(MCL)布置在BBL105-1(例如图12所示的层105-2)上。虽然下和中间子层均基本由导电材料制成，但其电性能可能不同。例如，在示例性实施例中，下子层基本上由TCO材料(例如IZO)制成，而中间子层主要由金属物质(例如Cu)制成。为了进一步改善在下和中间子层之间的材料界面处的电特性，可选的处理可被实施以在中间子层(MCL)沉积之前将额外的氢(H)含量引入到下子层(BBL)中。额外的氢含量的引入可以通过氨等离子体处理、氢退火工艺和/或其他合适的方法来完成。
已经测量了(例如使用四点探针电阻率测量)，与不接受可选处理(其氢含量浓度通常为1021cm-3)的阻挡子层相比，处理过的下子层可以提高氢含量20％或更多。在下子层中增加的氢含量对应于薄膜结构中较高的载流子浓度，因此有助于改善异质材料子层之间的界面区域的电性能(例如进一步降低的接触电阻)。在一些实施例中，接收氢处理的BBL可以反映电导率增加10％甚至更多。
如前面所讨论的，对于多层导电结构(例如，层105)的材料的明智选择也可能有助于降低制造成本。举例来说，可以选择湿法蚀刻友好材料(例如，IZO/Cu/IZO)以减轻对昂贵的制造设备(例如，干式蚀刻设备)的依赖和/或相关的耗时的处理程序。
图12提供了说明第二导电层的剩余子层(例如层105-2、105-3)的沉积的局部横截面图。该图还示出了第二导电层的上子层(例如层105-3)的可选的第二种处理。在所示的过程中，第二(中间)子层105-2和第三(上)子层105-3被分别并依序地布置在下子层(层105-1)上。中间子层(MCL)和上子层(TCL)中的每个可使用合适的沉积技术，例如溅射(如PVD、PEPVD)形成。第二子层可主要由具有良好导电性的材料制成，例如金属或金属合金。在一些应用中，第二子层包括铝(Al)、铜(Cu)、锰(Mn)、钼(Mo)和钼钨(MoW)材料中的至少一种。另一方面，在一些应用中，第三子层主要包含透明导电氧化物(TCO)材料，例如氧化铟锡(ITO)、铟氧化锌(IZO)、氧化锌镓(GZO)、铝氧化锌(AZO)及上述物质合适的组合。第三子层可以由与第一子层中使用的材料相当的材料制成，但具有不同的成分组成比率。
另外的导电特征(例如导电线/通孔)可以布置在上子层(TCL)之上并且与上子层电连接(在本图中未示出)，用于建立来自/去往示例性半导体器件(例如器件100)的信号传导路径。因此，为了进一步改善上子层和后续导电特征之间的材料界面处的电特性，第二可选的处理可被实施以类似的方式以将额外的氢(H)含量引入到上子层(TCL)中。如上所述，与未接受可选的处理(其氢含量浓度通常约为1021cm-3)的封盖子层相比，经过处理的下层可增加20％氢含量的增加甚至更高。在下子层中增加的氢含量对应于薄膜结构中更高的载流子浓度，因此有助于改善异质材料子层之间的界面区域处的电性能(例如进一步降低接触电阻)。在一些实施例中，接受氢处理的TCL可以反映10％或更多的电导率增加。
图13提供了说明用于定义示例性半导体器件的源极和漏极的第二导电层的图案化的局部横截面图。在本示例性过程中，第二导电层(例如层105)被图案化以在器件的栅极区域上方(例如在栅极102上方)形成电性分离的源极和漏极端子(例如源极/漏极105a、105b))。第二导电层的图案化可以通过合适的蚀刻工艺(例如湿法蚀刻)来执行，该合适的蚀刻工艺在第二导电层中产生将第二导电层的一部分与另一部分电性分离的间隙(例如凹部特征106)，由此定义器件的源极区和漏极区。如之前所讨论的，第二导电层的不同子层中的元件组分的含量比可影响与凹陷结构106相关联的侧面蚀刻轮廓。举例来说，调节上和下子层105-3、105-1中的组分含量比率(例如它们之间的含量比率差异)可对TFT器件中期望的侧面蚀刻轮廓的形成中起关键作用。
在本示例性的工艺中，第一和第三子层中的每一个都设置为包含铟(In)和锌(Zn)的金属氧化物材料。此外，第一子层中的铟与锌的含量之比大于第三子层中的铟与锌的含量之比。如前所述，封盖和底部子层之间的这种铟与锌含量比率差异有助于塑造与在第二导电层中产生的间隙相关联的侧面蚀刻轮廓。此外，铟与锌的含量比例差异保持在特定阈值以上以确保合适的侧面蚀刻轮廓的形成。在本实例中，在第一和第三子层之间提供大于或等于20％的铟与锌含量之比差，以帮助塑造第二导电层中合适的侧面蚀刻轮廓。在一些实施例中，与第二导电层中定义的蚀刻间隙相关联的侧面轮廓对应于相对于由沟道层限定的表面约40度至85度范围内的锥角。
图13的示意图示出源极和漏极区域105a、105b之间的平滑且向下逐渐变细的蚀刻轮廓，其在顶部(例如在TCP区域)具有较宽的分离宽度并且在底部具有较窄的宽度(例如在BBL区域)。要注意的是，在不同放大倍数的情况下，实际上很难找到精确的/普遍的线性侧面蚀刻表面(例如定义固定的恒定斜度的直线侧面轮廓)。然而，如前所述，第二导电层中的材料含量比的适当调整可实现在第二导电层中形成基本上均匀倾斜的倾斜侧面蚀刻表面(例如保持基本上连续倾斜的侧面斜面而没有明显可观察到的轮廓中断，例如悬垂和/或底切)。
同样，在实际情况下，侧面蚀刻轮廓中的固定锥角的精确定义可能是不容易的。然而，在侧面蚀刻表面的倾斜面基本上为规则的且未中断的(例如基本上没有悬垂和/或底切的形成)情况下，作为确定锥角的实际方法，与侧面蚀刻轮廓相关联的锥角可被取为一个平均值，例如，视为基底的主表面与定义于MCL(例如层105-2)中的倾斜的蚀刻轮廓的下角落和其上角落(例如对应MCL的高点和低点)之间的线之间定义的角。尽管如此，在某些情况下，可能会采用局部方法确定相应的锥角。
如前所述，在一些实施例中，第二导电层可被提供有一个或多个附加的子层。例如，附加的子层(未示出)可设置在第一子层(BBL)105-1和第二子层(MCL)105-2之间。附加子层还可以包含含有铟和锌的金属氧化物材料，其中附加子层中的铟与锌的含量比大于第三子层(TCL)105-3中的铟与锌的含量之比(但仍小于第一子层105-1中的铟与锌的含量比)。额外的子层的插入可以保持第二级导电层中的蚀刻特性，同时允许采用更高的铟含量(例如在BBL的最底层子层处)，由此进一步改进在导电层105和沟道层104之间的接触界面处的电性能(例如用于欧姆接触减小)。在BBL中提供多于一个附加子层的应用中，更靠近第一层105-1的一个附加子层中的铟含量可能高于相对第一层105-1更远的附加子层中的铟含量。
图14提供了说明在示例性的半导体器件(例如，TFT器件100)的源极/漏极结构上沉积随后的钝化层的局部横截面图。例如，一个或多个钝化层(例如层107)可被设置在第二导电层(例如层105)的暴露的顶表面和侧面蚀刻轮廓的暴露的表面以及沟道材料层(例如层104)暴露的区域。钝化层可以在后续制造期间为TFT器件提供保护以防损坏。此外，某些通道材料(例如IGZO)对环境条件(例如氧气和湿气/水)敏感。在TFT器件100上方具有足够厚度的合适电介质材料(例如，氧化硅/氮化物)的钝化层可以有助于保护脆弱的器件结构免受潜在的环境危害。在一些实施例中，可以使用一种或多种合适的沉积技术(例如化学沉积方法，诸如CVD/PECVD/MOCVD)将钝化层共形地设置在TFT器件的暴露表面之上。通过适当的钝化层，半导体器件可以随后经历用于通道激活的退火过程。
在一些情况下，在沉积钝化层期间，侧面副产物层可被形成在半导体器件(例如TFT器件100)的某些暴露区域处(如图15-17和图21-22所示)层。作为示例，钝化层(例如氧化硅材料的)可使用PECVD工艺来设置，该PECVD工艺是一种在量产应用中提供高效率的能量增强薄膜沉积方法。然而，在沉积过程中，高能量等离子体可能在半导体器件的某些暴露区域引起化学反应，导致副产物层的形成。例如，在高导电(并且化学活性的)铜材料用于第二导电层(例如，层105-2)的MCL中的某些实施例中，钝化过程期间的高能等离子体可导致氧化铜(CuO)副产物层形成在侧面蚀刻轮廓区域处的暴露的铜材料表面上。在某些情况下，侧面副产物层(例如侧面CuO层)的形成可能是不可避免的，并且有意去除这种层会增加工艺复杂性并导致额外的成本。
图15至17为展示各种示例性第二导电层中的侧面蚀刻轮廓的微观横截面图。
图15提供了示出一个示例性的多层导电结构(例如层105)中的侧面蚀刻区域的SEM(扫描电子显微镜)图。特别地，微观放大视图示出了多层结构中的MCL材料的侧表面区域，被转化成具有显著表面起伏且层厚度均匀性小的不规则、看起来模糊的副产物层108(其可以被称为侧面副产物层，即LBL)。此外，可以观察到，靠近沟道层的副产物层108的下部具有明显更大的厚度，并且在由MCL限定的下部水平边界下方垂直延伸。
图16提供了示出一个示例性的多层导电结构(例如层105)中的侧面蚀刻区域的TEM(透射电子显微镜)图。为了参考的一致性，在LBL厚度的定义中采用侧面测量方法，即，侧面副产物层108的区域层厚度通常由沿着基本上平行于下面基底(在本视图中不可见)的主表面的方向测量的厚度确定。特别是，图16描绘了多层导电结构中的侧面蚀刻表面上的侧面副产物层108的不太理想的结构结果。例如，本图中的LBL显示其厚度有很大的变化，特别是在其下部(靠近沟道层)。另外，副产物层108的总体厚度似乎太大(例如，超过
Figure GDA0003277593290000211
)。而且，较厚的下部看起来过度地延伸到由MCL限定的较低的水平边界以下，使得令人担忧地接近通道层。
图17提供了示出另一个示例性的多层导电结构(例如层105)中的侧面蚀刻区域的TEM(透射电子显微镜)图。特别是，图17描绘了在多层导电结构的侧面蚀刻表面上的LBL的更可接受的结果。在本图中，示例性LBL在其整个垂直跨度上的厚度看起来更一致，而没有显示明显的表面起伏(例如模糊)。然而，副产物层108的整体厚度仍然显得太大(例如接近于
Figure GDA0003277593290000212
)，并且其下部仍然过多地延伸到由多层导电结构的MCL限定的下水平边界之下。
图18至20为说明由于侧面副产物层108轮廓引起的潜在影响的示意图。
图18示意性地示出了被厚且向下过度覆盖的副产物层108覆盖的侧面蚀刻表面的横截面图。相比之下，图19示意性地描绘了由较薄且更受限制的副产物层108覆盖的侧面蚀刻表面的横截面图。在每个本实施例中，示例性半导体器件的多层导电结构被两个钝化层覆盖。内部的钝化层主要包含氧化硅介电材料，而外部层主要包含氮化硅材料。同样在本例中，铜被用作中间导电子层。因此，示例性LBL主要包含氧化铜。
在沟道激活/退火期间，氮化硅层将用作氢气储存器，氢元素通过内部氧化硅层以可控、受控的方式向下扩散到沟道层中。如图19所示，狭窄且受限的侧面副产物层108可以允许氢扩散路径基本上被限定穿过内部钝化层(如向下箭头所示)。然而，如图18所示，如果存在厚的且过度延伸的侧面氧化铜层，则多孔氧化铜材料可以产生较小电阻的扩散路径(如向下箭头所示)，因此允许氢含量以较少的调节迁移到那里。结果，半导体器件的电特性可能受到不利影响。值得注意的是，多层导电结构的BBL中的底切特征的存在将使上述问题更加明显，因为侧面蚀刻轮廓底部处的底切结构可能让位于LBL，从而使其能够无阻碍地朝着沟道区域进一步向下延伸。
图20示出了说明对应于不同厚度的侧面副产物层的阈值电压特性的示意图。与具有更受控轮廓的LBL(例如总厚度更薄且更受限的向下延伸，如图19所示)相比，更厚和过度延伸的LBL(如图18中所示)可允许氢含量过度扩散进入沟道层的某些区域，由此将示例性半导体器件的阈值电压移位到左侧(例如阈值电压降低)。阈值电压的降低可能导致通过沟道区域的更高的漏电流，从而不利地影响器件的性能/可靠性。
已经发现，在钝化层沉积过程期间(例如，如关于图14所描绘的)，精心的工艺条件调整可以实现LBL(例如，CuO副产物层)的轮廓的细化，而不会显着增加制造复杂度和/或导致额外的费用。通过适当调整工艺条件，在LBL中实现相对受控和受限的轮廓(例如就整体层厚度，均匀性和垂直延伸而言)是可能的。举例来说，PECVD过程期间的某些初始工艺条件可能在指示副产物层轮廓的结果中起重要作用。例如，在一些实施例中，可以在PECVD工艺期间施加较低的初始压力条件以降低多层导电结构中的侧面蚀刻轮廓的暴露区域处的化学反应的速率。类似地，在一些实施例中，可以根据钝化电介质层(例如氧化硅材料)的设置厚度来调整PECVD工艺的初始阶段期间的输出功率。例如，在一些实施例中，用于PECVD工艺的初始功率密度设置可以设置在较低水平持续一段时间直到所设置的钝化层达到第一平均厚度。在钝化过程期间较低的初始输出功率设置也可以帮助减少等离子体对侧面蚀刻表面的暴露部分的损伤并且包含LBL的形成速率。在一些实施例中，首先将氧化硅材料的第一钝化层以第一工艺条件(具有较低工艺参数)持续第一时间段以形成示例性半导体器件的暴露特征的初始共形介电层(例如，TFT器件100)，并且随后在具有较高设置参数的一个或多个工艺条件下加速整体制造效率。注意到，在一些情况下(例如，当基本受控且受限的LBL被提供时)，当评估多层导电结构(例如第二级导电层105)中的侧面蚀刻轮廓的特征性能(例如几何特征形状，诸如锥角和其他特征轮廓确定)以提供器件特征表征的容易性时，LBL可能被忽略。
图21至22是根据本公开的一些实施例的示例性半导体器件的示意性截面图。
图21提供了基本上受限的LBL轮廓的示意图，其中通过正确的工艺调整实现了LBL的受控的垂直向下延伸。在本例中，LBL的下部被保持在BBL和沟道层之间界定的下边界/界面之上的可靠分离。因此，LBL基本不会到达由多层导电结构(例如，层105)的下子层(BBL)界定的下层边界。在一些实施例中，对工艺条件的适当调整使得能够将LBL(例如，最低可观察尖端)的向下延伸范围保持为基本上高于BBL厚度的至少一半(即垂直间距“h1”大于BBL的垂直厚度“h2”的1/2)。在本文中，BBL的厚度可在接近多层导电结构的侧面蚀刻轮廓的区域处被测量。然而，在BBL的厚度保持基本均匀的典型实施例中，BBL的平均层厚度可以用作LBL的垂直跨度范围的确定参考。
图22提供了基本上受控的LBL轮廓的示意图，其中通过适当的工艺调节实现具有较高层均匀性的基本上较薄的总厚度。在本实施例中，LBL的侧面厚度均匀性由三点测量方法确定，其中第一LBL侧面厚度(例如t1)、第二LBL侧面厚度(例如t2)以及第三LBL侧面厚度(例如t3)的平均值被用于表征LBL均匀性(即(t1+t2+t3)/3)。特别地，第一侧面厚度t1基本上在由MCL界定的上层边界处测量(基本上对应于TCL和MCL之间的层界面)。第二侧面厚度t2基本上取在MCL的中间高度位置处(即基本对应于MCL的1/2厚度的位置，其中MCL厚度可采用局部或平均方法，与先前讨论的可比较)。第三侧面厚度t3基本上在由MCL界定的下层边界处确定(基本上对应于MCL和BBL之间的层界面)。在一些实施例中，工艺条件的适当调整使得LBL厚度的三点平均值能够基本保持在
Figure GDA0003277593290000231
之内。在进一步的实施例中，LBL中的局部最大侧面厚度可以被调整在
Figure GDA0003277593290000232
内。
参上，本公开的一个方面提供了一种提供薄膜晶体管阵列面板的方法。该方法包括：在基底上设置沟道材料层，所述沟道材料层被设置为氧化物半导体材料；设置下子层至少部分重叠由所述沟道材料层限定的垂直投影，所述下子层被设置为含有铟和锌的导电金属氧化物材料，其中所述底子层中的铟和锌含量基本上定义第一铟与锌含量比；在所述下子层上设置中间子层，所述中间子层被设置为金属材料；在中间子层上设置上子层，上子层被设置为含有铟和锌的导电金属氧化物材料，其中上子层中的铟和锌含量基本上定义小于第一铟与锌含量比的第二铟与锌含量比；图案化多层导电结构以在其中形成复合侧面蚀刻轮廓，以及在多层导电结构和沟道材料层的暴露区域上设置钝化层。
参上，本公开的另一方面提供了一种半导体器件，其包括设置在基底上并定义复合侧面蚀刻轮廓的多层结构。所述多层结构包括设置在所述基底上并且包含含有铟和锌的金属氧化物材料的下子层，所述底子层中的铟和锌含量基本上定义第一铟与锌含量比；设置在所述底子层之上且包含金属材料的中间子层；设置在所述中间子层上且包含含有铟和锌的金属氧化物材料的上子层，所述上子层中的铟和锌含量基本上定义小于第一铟与锌含量比的第二铟与锌含量比；以及形成在侧面蚀刻表面上的侧面副产物层，其基本上包含中间子层中的金属材料的金属氧化物。侧面副产物层基本上不会到达由下子层界定的下层边界，并且侧面副产物层的三点平均厚度不超过
Figure GDA0003277593290000241
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改其他过程和结构的基础用于实现相同目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且可以在不脱离本公开的精神和范围的情况下进行各种改变、替换和变更。

Claims (12)

1.一种薄膜晶体管阵列面板，其包括：
基底；
设置在所述基底上且包括栅极的第一导电层；
设置在所述栅极上方并与之绝缘的沟道层；以及
设置在所述沟道层之上的第二导电层，所述第二导电层包括定义源极和漏极的多层部分，其特征在于：所述第二导电层的所述多层部分至少包括：
设置在所述沟道层上且与之电性接触的第一子层，
设置在所述第一子层上的第二子层，所述第二子层为金属材料或金属合金材料；以及
设置在所述第二子层上的第三子层；
其中所述源极和所述漏极之间形成有间隙以使二者相互间隔，所述间隙经蚀刻所述第二导电层形成且贯穿所述第一子层、所述第二子层和所述第三子层；
与所述间隙相关联的蚀刻侧面上形成有副产物层，所述副产物层包含所述第二子层中的金属的氧化物。
2.如权利要求1所述的薄膜晶体管阵列面板，其特征在于：所述侧面副产物层不延伸到由所述第一子层界定的下层边界。
3.如权利要求1所述的薄膜晶体管阵列面板，其特征在于：所述第一子层和所述第三子层均包含含有铟和锌的金属氧化物材料；其中所述第一子层中的铟与锌的含量比大于所述第三子层中的铟与锌的含量比。
4.如权利要求3所述的薄膜晶体管阵列面板，其特征在于：所述第一子层和所述第三子层之间的所述铟与锌含量比的差异不小于20％。
5.如权利要求4所述的薄膜晶体管阵列面板，其特征在于：所述第一子层中的所述铟与锌的含量比在25％至80％的范围内；所述第三子层中的所述铟与锌的含量比在5％至40％的范围内。
6.如权利要求3所述的薄膜晶体管阵列面板，其特征在于：所述蚀刻侧面为倾斜的表面且是光滑的和线性的。
7.如权利要求6所述的薄膜晶体管阵列面板，其特征在于：所述蚀刻侧面表面对应于相对于由所述基底定义的表面成40度至85度的倾斜角度。
8.一种薄膜晶体管阵列面板，其包括：
基底；
设置在所述基底上且包括栅极的第一导电层；
设置在所述栅极上方并与之绝缘的沟道层；以及
设置在所述沟道层之上的第二导电层，所述第二导电层包括定义源极和漏极的多层部分，其特征在于：所述第二导电层的所述多层部分至少包括：
设置在所述沟道层上且与之电性接触的第一子层，
设置在所述第一子层上的第二子层，所述第二子层的材质为铜或铜合金；以及
设置在所述第二子层上的第三子层；
其中所述源极和所述漏极之间形成有间隙以使二者相互间隔，所述间隙经蚀刻所述第二导电层形成且贯穿所述第一子层、所述第二子层和所述第三子层；
与所述间隙相关联的蚀刻侧面上形成有副产物层，所述副产物层包含氧化铜。
9.如权利要求8所述的薄膜晶体管阵列面板，其特征在于：所述侧面副产物层不会到达由所述第一子层界定的下层边界。
10.如权利要求8所述的薄膜晶体管阵列面板，其特征在于：所述第一子层和所述第三子层均包含含有铟和锌的金属氧化物材料，所述第一子层中的铟与锌的含量比大于所述第三子层中的铟与锌的含量比。
11.如权利要求10所述的薄膜晶体管阵列面板，其特征在于：所述第一子层和所述第三子层之间的所述铟与锌含量比的差异不小于20％；所述第一子层中的所述铟与锌的含量比在25％至80％的范围内；所述第三子层中的所述铟与锌的含量比在5％至40％的范围内。
12.如权利要求10所述的薄膜晶体管阵列面板，其特征在于：所述蚀刻侧面为倾斜的表面且是光滑的和线性的；所述蚀刻侧面表面对应于相对于由所述基底定义的表面成40度至85度的倾斜角度。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6904094B2 (ja) * 2016-06-23 2021-07-14 三菱マテリアル株式会社 絶縁回路基板の製造方法
WO2020180322A1 (en) * 2019-03-06 2020-09-10 Hewlett-Packard Development Company, L.P. Semiconductor materials
CN113394235B (zh) * 2021-05-20 2022-10-21 北海惠科光电技术有限公司 阵列基板及阵列基板的制造方法
CN113707559B (zh) * 2021-08-02 2023-12-01 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管的制备方法、薄膜晶体管及显示面板
WO2023237961A1 (ja) * 2022-06-10 2023-12-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び半導体装置の作製方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851886A (zh) * 2006-05-19 2006-10-25 友达光电股份有限公司 薄膜晶体管的制作方法
CN102832253A (zh) * 2011-06-14 2012-12-19 三星电子株式会社 薄膜晶体管
CN103698950A (zh) * 2012-09-27 2014-04-02 乐金显示有限公司 液晶显示面板及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726132B1 (ko) 2000-10-31 2007-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
JP2003017706A (ja) * 2001-07-02 2003-01-17 Idemitsu Kosan Co Ltd Ｔｆｔ基板、それを用いた液晶表示装置及びその製造方法
CN1185534C (zh) 2002-05-28 2005-01-19 友达光电股份有限公司 液晶显示装置的有源阵列基板及其制造方法
CN1466017A (zh) * 2002-07-05 2004-01-07 友达光电股份有限公司 于薄膜晶体管液晶显示器制造过程中的蚀刻方法
JP2006165530A (ja) * 2004-11-10 2006-06-22 Canon Inc センサ及び非平面撮像装置
KR101090258B1 (ko) * 2005-01-03 2011-12-06 삼성전자주식회사 플라스틱 기판을 이용한 박막 트랜지스터 표시판의 제조방법
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101218090B1 (ko) * 2009-05-27 2013-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
CN102023431B (zh) 2009-09-18 2013-06-12 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
KR102250803B1 (ko) * 2009-12-04 2021-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101699486B1 (ko) * 2009-12-09 2017-02-14 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
US20130215370A1 (en) * 2010-08-18 2013-08-22 Sharp Kabushiki Kaisha Display device substrate, method for producing the same, and display device
CN102468306B (zh) 2010-10-29 2014-04-16 京东方科技集团股份有限公司 阵列基板、液晶显示器及阵列基板的制造方法
TWI416736B (zh) * 2010-11-19 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR20130126240A (ko) * 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR101389911B1 (ko) * 2012-06-29 2014-04-29 삼성디스플레이 주식회사 박막트랜지스터 및 이를 위한 산화아연계 스퍼터링 타겟
JP6306832B2 (ja) * 2012-07-06 2018-04-04 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
CN103904127A (zh) * 2012-12-26 2014-07-02 鸿富锦精密工业（深圳）有限公司 薄膜晶体管
US10566455B2 (en) * 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP2874187B1 (en) * 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
KR102248645B1 (ko) * 2013-12-02 2021-05-04 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
CN105097657B (zh) * 2014-05-09 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851886A (zh) * 2006-05-19 2006-10-25 友达光电股份有限公司 薄膜晶体管的制作方法
CN102832253A (zh) * 2011-06-14 2012-12-19 三星电子株式会社 薄膜晶体管
CN103698950A (zh) * 2012-09-27 2014-04-02 乐金显示有限公司 液晶显示面板及其制造方法

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