CN109065516B - 大功率芯片封装生产方法 - Google Patents

大功率芯片封装生产方法 Download PDF

Info

Publication number
CN109065516B
CN109065516B CN201810810703.9A CN201810810703A CN109065516B CN 109065516 B CN109065516 B CN 109065516B CN 201810810703 A CN201810810703 A CN 201810810703A CN 109065516 B CN109065516 B CN 109065516B
Authority
CN
China
Prior art keywords
pin
chips
bending part
plane
bending
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810810703.9A
Other languages
English (en)
Other versions
CN109065516A (zh
Inventor
李飞帆
钱淼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Deyo Electronics Co ltd
Original Assignee
Suzhou Deyo Electronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Deyo Electronics Co ltd filed Critical Suzhou Deyo Electronics Co ltd
Priority to CN201810810703.9A priority Critical patent/CN109065516B/zh
Publication of CN109065516A publication Critical patent/CN109065516A/zh
Application granted granted Critical
Publication of CN109065516B publication Critical patent/CN109065516B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding

Abstract

本发明涉及一种大功率芯片封装生产方法，将第一引脚、若干芯片、第二引脚的封装部分堆叠在一起，芯片与芯片之间放置铜片、第一引脚、第二引脚的封装部分以及铜片与芯片放置焊锡，并施加压力固定形成芯片与引脚总成，将第二引脚设置成锡焊在一起的封装部分和外接部分两部分，使得第二引脚的外接部分在切割多余部分以及弯折成型时，降低传递到封装部分的应力，从而降低芯片所受应力，降低芯片在生产时的损坏率，提高封装芯片的良品率。

Description

大功率芯片封装生产方法
技术领域
本发明涉及一种大功率芯片封装生产方法，属于芯片封装技术领域。
背景技术
封装芯片是以环氧树脂将芯片、引脚等封装成一体。如图1所示为一种常见的封装芯片的结构图，包括内部含有芯片的环氧树脂，作为正负极的第一引脚和第二引脚设置在环氧树脂的底端和侧面。
第二引脚需要从环氧树脂侧面引出，并经若干次弯折形成与第一引脚齐平的导电接触面，现有技术中，第二引脚通常是一个整体铜件，在切除引脚多余部分和弯折引脚时，会向环氧树脂内的芯片产生应力，芯片受到应力作用时容易发生损坏，导致产品良品率不足。
发明内容
本发明要解决的技术问题是：为解决现有技术中芯片在封装过程中容易发生损坏的问题，提供一种能够提高生产产品良品率的封装芯片及大功率芯片封装生产方法。
本发明解决其技术问题所采用的技术方案是：
一种大功率芯片封装生产方法，包括以下步骤：
S1：将第一引脚、若干芯片、第二引脚的封装部分堆叠在一起，芯片与芯片之间放置铜片、第一引脚、第二引脚的封装部分以及铜片与芯片放置焊锡，并施加压力固定形成芯片与引脚总成；
所述第二引脚的封装部分包括方形的接触部，设置在接触部一条边上的倾斜设置的第一弯折部，设置在第一弯折部一侧的向着接触部所在平面延伸的第二弯折部；
所述第二引脚的外接部分包括，方形的外接部，设置在外接部一条边上的倾斜设置的第三弯折部，第三弯折部与第二弯折部之间通过锡焊连接在一起；
S2：将S1的芯片与引脚总成经过焊锡炉加热，使焊锡熔化将相应部件焊接；
S3：将芯片与引脚总成通过环氧树脂封装，使第一引脚底部露出，所述第二引脚的外接部分从环氧树脂侧面穿出；
S4：切除第一引脚和第二引脚的多余部分；
S5：将第二引脚的外接部分经若干次折弯后形成与第一引脚齐平的导电接触面。
优选地，本发明的大功率芯片封装生产方法，接触部所在平面与第一弯折部所在平面的夹角α为60°-80°，第一弯折部所在平面与第二弯折部所在平面的夹角β为40°-60°，第三弯折部所在平面与外接部所在平面的夹角γ为40°-60°。
优选地，本发明的大功率芯片封装生产方法，所述铜片的厚度为 6-8mil。
优选地，本发明的大功率芯片封装生产方法，所述焊锡为 Pb92.5Sn5Ag2.5。
优选地，本发明的大功率芯片封装生产方法，所述外接部上靠近第三弯折部处成型有阻挡凸起。
优选地，本发明的大功率芯片封装生产方法，所述第二弯折部的末端成型有定位凹槽，所述第三弯折部的末端成型有与定位凹槽配合的定位部。
本发明的有益效果是：
本发明的大功率芯片封装生产方法，将第一引脚、若干芯片、第二引脚的封装部分堆叠在一起，芯片与芯片之间放置铜片、第一引脚、第二引脚的封装部分以及铜片与芯片放置焊锡，并施加压力固定形成芯片与引脚总成，将第二引脚设置成锡焊在一起的封装部分和外接部分两部分，使得第二引脚的外接部分在切割多余部分以及弯折成型时，降低传递到封装部分的应力，从而降低芯片所受应力，降低芯片在生产时的损坏率，提高封装芯片的良品率。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明实施例的封装芯片的结构示意图；
图2是本发明实施例的第一引脚、铜片、焊锡层、第二引脚的爆炸结构示意图；
图3a和图3b分别是本发明实施例的第二引脚的封装部分的主视图和侧视图；
图4a和图4b分别是本发明实施例的第二引脚的外接部分的主视图和侧视图；
图中的附图标记为：1-环氧树脂；2-第一引脚；3-第二引脚；41- 芯片；42-铜片；43-焊锡层；301-接触部；302-第一弯折部；303- 第二弯折部；304-定位凹槽；311-外接部；312-第三弯折部；313- 阻挡凸起；314-定位部。
具体实施方式
需要说明的是，在不冲突的情况下，本发明创造中的实施例及实施例中的特征可以相互组合。
在本发明创造的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明创造和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明创造的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明创造的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明创造中的具体含义。
下面将参考附图并结合实施例来详细说明本发明创造。
实施例1
本实施例提供一种封装芯片，如图1所示，包括：
环氧树脂1；
第一引脚2，位于环氧树脂1底部，且第一引脚2下底面露出；
第二引脚3，从环氧树脂1侧面伸出，包括位于环氧树脂1内的封装部分和与封装部分通过焊锡焊接在一起的延伸到环氧树脂1外的外接部分，外接部分31经若干折弯后形成与第一引脚2齐平的导电接触面；
所述第一引脚2和所述第二引脚3的封装部分之间设置有若干芯片41，芯片41与芯片41之间设置有铜片42，第一引脚2、第二引脚3以及铜片42与芯片41之间为焊锡层43(材料为 Pb92.5Sn5Ag2.5)，芯片41、铜片42与焊锡层43均封装在环氧树脂 1内；所述铜片42的厚度为6-8mil；如图2所示有3块芯片41；
所述第二引脚2为“T”形。
所述封装部分包括方形的接触部301，设置在接触部301一条边上的倾斜设置的第一弯折部302，设置在第一弯折部302一侧的向着接触部301所在平面延伸的第二弯折部303，接触部301所在平面与第一弯折部302所在平面的夹角α为60°-80°，第一弯折部302所在平面与第二弯折部303所在平面的夹角β为40°-60°；
所述外接部分包括，方形的外接部311，设置在外接部311一条边上的倾斜设置的第三弯折部312，所述外接部311上靠近第三弯折部312处成型有阻挡凸起313，第三弯折部312所在平面与外接部311 所在平面的夹角γ为40°-60°；第三弯折部312与第二弯折部303之间通过锡焊连接在一起；上述角度的优选配合可以使第三弯折部 312与第二弯折部303之间形成较大的接触面，提高焊接强度；阻挡凸起313可以防止第二弯折部303与第三弯折部312之间的焊锡在熔化后下流；
进一步地，所述第二弯折部303的末端成型有定位凹槽304，所述第三弯折部312的末端成型有与定位凹槽304配合的定位部314，通过定位部314与定位凹槽304的配合，使得在焊接时，限定外接部分与封装部分的相对位置。
外接部311经两次弯折后形成图1中第二引脚3的形状。
第一引脚2与第二引脚3均为镀锌铜材料制成，作为正负极。
本实施例的封装芯片，将第二引脚3设置成锡焊在一起的封装部分30和外接部分31两部分，使得第二引脚3的外接部分31在切割多余部分以及弯折成型时，降低传递到封装部分30的应力，从而降低芯片41所受应力，降低芯片41在生产时的损坏率，提高封装芯片的良品率。芯片41之间设置铜片42，通过铜片42将芯片41分离，能提供芯片41之间的导电性和导热性，增加接触面积。
实施例2
本实施例提供一种大功率芯片封装生产方法，包括以下步骤：
S1：将第一引脚2、若干芯片41、第二引脚3的封装部分30堆叠在一起，芯片41与芯片41之间放置铜片42、第一引脚2、第二引脚3的封装部分30以及铜片42与芯片41放置焊锡，并施加压力固定形成芯片与引脚总成；
所述第二引脚3的封装部分30包括方形的接触部301，设置在接触部301一条边上的倾斜设置的第一弯折部302，设置在第一弯折部302一侧的向着接触部301所在平面延伸的第二弯折部303，接触部301所在平面与第一弯折部302所在平面的夹角α为60°-80°，第一弯折部302所在平面与第二弯折部303所在平面的夹角β为40° -60°；
所述第二引脚3的外接部分31包括，方形的外接部311，设置在外接部311一条边上的倾斜设置的第三弯折部312，所述外接部311 上靠近第三弯折部312处成型有阻挡凸起313，第三弯折部312所在平面与外接部311所在平面的夹角γ为40°-60°；第三弯折部312与第二弯折部303之间通过锡焊连接在一起；上述角度的优选配合可以使第三弯折部312与第二弯折部303之间形成较大的接触面，提高焊接强度；
S2：将S1的芯片与引脚总成经过焊锡炉加热，使焊锡熔化将相应部件焊接；
S3：将芯片与引脚总成通过环氧树脂1封装，使第一引脚2底部露出，所述第二引脚3的外接部分31从环氧树脂1侧面穿出；
S4：切除第一引脚2和第二引脚3的多余部分；
S5：将第二引脚3的外接部分31经若干折弯后形成与第一引脚 2齐平的导电接触面。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (3)

1.一种大功率芯片封装生产方法，其特征在于，包括以下步骤：
S1：将第一引脚（2）、若干芯片（41）、第二引脚（3）的封装部分（30）堆叠在一起，芯片（41）与芯片（41）之间放置铜片（42）、第一引脚（2）、第二引脚（3）的封装部分（30）以及铜片（42）与芯片（41）放置焊锡，并施加压力固定形成芯片与引脚总成；
所述第二引脚（3）的封装部分（30）包括方形的接触部（301），设置在接触部（301）一条边上的倾斜设置的第一弯折部（302），设置在第一弯折部（302）一侧的向着接触部（301）所在平面延伸的第二弯折部（303）；
所述第二引脚（3）的外接部分（31）包括，方形的外接部（311），设置在外接部（311）一条边上的倾斜设置的第三弯折部（312），第三弯折部（312）与第二弯折部（303）之间通过锡焊连接在一起；
S2：将S1的芯片与引脚总成经过焊锡炉加热，使焊锡熔化将相应部件焊接；
S3：将芯片与引脚总成通过环氧树脂（1）封装，使第一引脚（2）底部露出，所述第二引脚（3）的外接部分（31）从环氧树脂（1）侧面穿出；
S4：切除第一引脚（2）和第二引脚（3）的多余部分；
S5：将第二引脚（3）的外接部分（31）经若干次折弯后形成与第一引脚（2）齐平的导电接触面；
接触部（301）所在平面与第一弯折部（302）所在平面的夹角α为60°-80°，第一弯折部（302）所在平面与第二弯折部（303）所在平面的夹角β为40°-60°，第三弯折部（312）所在平面与外接部（311）所在平面的夹角γ为40°-60°；
所述第二弯折部（303）的末端成型有定位凹槽（304），所述第三弯折部（312）的末端成型有与定位凹槽（304）配合的定位部（314）；
所述外接部（311）上靠近第三弯折部（312）处成型有阻挡凸起（313）。
2.根据权利要求1所述的大功率芯片封装生产方法，其特征在于，所述铜片（42）的厚度为6-8mil。
3.根据权利要求1所述的大功率芯片封装生产方法，其特征在于，所述焊锡为Pb92.5Sn5Ag2.5。
CN201810810703.9A 2018-07-23 2018-07-23 大功率芯片封装生产方法 Active CN109065516B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810810703.9A CN109065516B (zh) 2018-07-23 2018-07-23 大功率芯片封装生产方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810810703.9A CN109065516B (zh) 2018-07-23 2018-07-23 大功率芯片封装生产方法

Publications (2)

Publication Number Publication Date
CN109065516A CN109065516A (zh) 2018-12-21
CN109065516B true CN109065516B (zh) 2020-07-21

Family

ID=64834892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810810703.9A Active CN109065516B (zh) 2018-07-23 2018-07-23 大功率芯片封装生产方法

Country Status (1)

Country Link
CN (1) CN109065516B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593740A (zh) * 2008-05-30 2009-12-02 万国半导体股份有限公司 用于半导体器件封装的导电夹片
CN104681505A (zh) * 2013-11-27 2015-06-03 意法半导体研发(深圳)有限公司 无引脚的表面贴装组件封装体及其制造方法
CN206163479U (zh) * 2015-07-24 2017-05-10 半导体元件工业有限责任公司 半导体组件
CN107293530A (zh) * 2015-01-19 2017-10-24 苏州固锝电子股份有限公司 高精度高良率整流器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593740A (zh) * 2008-05-30 2009-12-02 万国半导体股份有限公司 用于半导体器件封装的导电夹片
CN104681505A (zh) * 2013-11-27 2015-06-03 意法半导体研发(深圳)有限公司 无引脚的表面贴装组件封装体及其制造方法
CN107293530A (zh) * 2015-01-19 2017-10-24 苏州固锝电子股份有限公司 高精度高良率整流器件
CN206163479U (zh) * 2015-07-24 2017-05-10 半导体元件工业有限责任公司 半导体组件

Also Published As

Publication number Publication date
CN109065516A (zh) 2018-12-21

Similar Documents

Publication Publication Date Title
US6627480B2 (en) Stacked semiconductor package and fabricating method thereof
TW200926225A (en) Solid electrolytic capacitor
CN209766539U (zh) 在电极引线和汇流条之间具有改进联接结构的电池模块
TWI419188B (zh) 固態電解電容器
CN115274592A (zh) 功率模块与功率模块制备方法
US8310817B2 (en) Solid electrolytic capacitor having plural terminals connected to canopy and production method thereof
CN109065516B (zh) 大功率芯片封装生产方法
KR20160029983A (ko) 태양전지 모듈
TWI294129B (en) A chip resistor component and a manufacturing process thereof
JP2002015953A (ja) 固体電解コンデンサおよびその製造方法
CN101866889B (zh) 无基板芯片封装及其制造方法
CN216354191U (zh) 智能功率模块
TW201705165A (zh) 堆疊型固態電解電容器封裝結構及其製作方法
JP6796417B2 (ja) ラミネート型蓄電素子、ラミネート型蓄電素子の製造方法
EP2985789B1 (en) Helical bond wire connection
JP2005353709A (ja) チップ型固体電解コンデンサ及びその製造方法
CN217444374U (zh) 可改善热应力分布的半导体封装结构
TW200305176A (en) Solid electrolytic capacitor and method for producing the same
TWI691982B (zh) 堆疊型固態電解電容器封裝結構及其製作方法
TWI435456B (zh) 電極焊接結構、背電極太陽能電池模組及太陽能電池模組製作方法
TWI616914B (zh) 堆疊型固態電解電容器封裝結構及其製作方法
CN111048320B (zh) 堆叠型固态电解电容器封装结构及其制作方法
CN217280756U (zh) 一种引线框架及芯片封装产品
US11456272B2 (en) Straight wirebonding of silicon dies
CN212182316U (zh) 一种无载体的半导体叠层封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant