CN109037348A - 薄膜晶体管及其制备方法、阵列基板 - Google Patents
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Abstract
本申请公开了一种薄膜晶体管及其制备方法、阵列基板，该制备方法包括：在衬底基板上形成图案化的栅极层；在图案化的栅极层上形成栅极绝缘层；在栅极绝缘层上形成半导体层；通过干法刻蚀在半导体层上形成沟道区；在半导体层上制备第一保护层及源漏层，其中源漏层的形成采用湿法刻蚀。通过上述方式，本申请能够解决薄膜晶体管沟道区长度的设计瓶颈，提升薄膜晶体管器件的充电率，优化产品显示品质。
Description
技术领域
本申请涉及显示技术领域，特别是涉及一种薄膜晶体管及其制备方 法、阵列基板。
背景技术
随着信息社会的发展，人们对显示设备的需求得到了增长，因而也 推动了液晶面板行业的快速发展，面板的产量不断提升，对产品的品质 及良率也有了更高要求，提升产品质、降低不良率、节约成本成为面板 行业的主题。
目前TFT LCD模组结构中，阵列基板主要起到控制每个像素的开 关，进而控制画面显示。阵列基板电路设计主要分面外走线和面内走线， 面内设计中最关键的就是薄膜晶体管(Thin Film Transistor,TFT)，TFT 器件的重要参数之一是充电率，充电率与TFT的沟道宽度(channel width) 与沟道长度(channel length)的比值相关。理论上宽度越大，长度越小， 充电率越高。
实际设计过程中，宽度很容易通过设计进行加大，但是长度因为受 到制程能力的限制，无法做到很小。目前最短的沟道长度最短只能做到 大概3.5um～4um，因为设计加大宽度会影响到开口率，所以TFT充电率 受到一定的限制。
发明内容
本申请提供一种薄膜晶体管及其制备方法、阵列基板，能够解决薄 膜晶体管沟道区长度的设计瓶颈，进一步提升薄膜晶体管器件的充电率， 优化产品显示品质。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种薄 膜晶体管的制备方法，所述制备方法包括：在衬底基板上形成图案化的 栅极层；在所述图案化的栅极层上形成栅极绝缘层；在所述栅极绝缘层 上形成半导体层；通过干法刻蚀在所述半导体层上形成沟道区；在所述 半导体层上制备第一保护层及源漏层，其中所述源漏层的形成采用湿法 刻蚀。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种 薄膜晶体管，所述薄膜晶体管包括：栅极层，形成于与衬底基板上；栅 极绝缘层，形成于所述栅极层上；半导体层，形成于所述栅极绝缘层上， 所述半导体层上具有沟道区，所述沟道区采用干法蚀刻形成；第一保护 层，形成于所述半导体层上；源漏层，形成于所述第一保护层上。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种 阵列基板，所述阵列基板包括上述任一项所述的薄膜晶体管。
本申请的有益效果是：提供一种薄膜晶体管及其制备方法、阵列基 板，通过改变薄膜晶体管中沟道区的形成制程，即将形成薄膜晶体管中 沟道区的干法蚀刻和湿法蚀刻两种制程分开，可以解决了薄膜晶体管沟 道区长度的设计瓶颈，进一步提升薄膜晶体管器件的充电率，优化产品 显示品质。
附图说明
图1是本申请薄膜晶体管制备方法第一实施方式的流程示意图
图2是本申请薄膜晶体管一实施方式的制备示意图；
图3是本申请薄膜晶体管一实施方式的结构示意图；
图4是本申请步骤S3一实施方式的流程示意图；
图5是本申请沟道区一实施方式的制备示意图；
图6是本申请步骤S4一实施方式的流程示意图；
图7是本申请步骤S5一实施方式的流程示意图；
图8是本申请阵列基板一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案 进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实 施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术 人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本 申请保护的范围。
请参阅图1，图1为本申请薄膜晶体管制备方法一实施方式的流程 示意图，如图1所示，本申请提供的薄膜晶体管制备方法包括如下步骤：
S1，在衬底基板上形成图案化的栅极层。
结合图2及图3，图2为本申请薄膜晶体管一实施方式的制备示意 图，图3为本申请薄膜晶体管一实施方式的结构示意图。步骤S1中， 首先提供一衬底基板图未示，衬底基板可以为透明材质，具体可以是玻 璃、陶瓷基板或者透明塑料等任意形式的基板，此处本申请不做具体限 定。
进一步，在衬底基板上沉积一金属膜层，本实施例中，金属膜层的 沉积方法可以采用物理气相沉积，在其它实施例中，还可以采用其它沉 积方式，例如溅射沉积，化学气相沉积等等。该金属膜层的材料可以为 铝、钼以及铜中的一种或者多种的组合，此处不做具体限定。
采用光刻工艺对金属膜层进行图案化，以形成具有图案化的栅极层 110。其中，光刻工艺进一步包括对该金属膜层依次进行曝光、显影、 蚀刻以及剥离等制程，已完成对所述金属膜层的图案化。其中，对该金 属膜层的蚀刻可以采用腐蚀速率快、各向异性差且成本低的湿法蚀刻， 当然也可以是其他蚀刻方法，此处不作具体限定。
S2，在图案化的栅极层上形成栅极绝缘层。
步骤S2中，栅极层110形成后，进一步在栅极层110上制备栅极 绝缘层120，栅极绝缘层120可以使得栅极层110和半导体130层以及 源漏层150绝缘，并提供场通道而非电流通道。可选地，栅极绝缘层120 一般选用具有高体积电阻率以防止漏电以及还必须具有高纯度以便不 掺杂邻近的半导体层130，本实施例中的栅极绝缘层120的材料可以选 用氮化硅(SiNx)。
S3，在栅极绝缘层上形成半导体层。
如图4，本申请中半导体层130的形成进一步包括如下子步骤：
S31，在栅极绝缘层上制备非晶硅层及掺杂的非晶硅层。
可选地，步骤S31中在栅极绝缘层120上形成非晶硅层131(a-Si)， 其中非晶硅层131为主要的沟道层。进一步在非晶硅层131上形成掺杂 的非晶硅层132，其中，掺杂的非晶硅层132可以采用掺杂磷的非晶硅 层(N+a-Si)，作为栅极层110和半导体层130的欧姆接触层，以此来降 低界面的电位差。
S32，在掺杂的非晶硅层上形成图形化的光阻层。
本实施例中，在掺杂的非晶硅层132上沉积光阻层，并对该光阻层 进行曝光、显影处理，以形成图案化的光阻层。
S33，采用干法蚀刻形成半导体层。
进一步，采用干法蚀刻，以及剥离等制程形成图案化半导体层130。
S4，通过干法刻蚀在半导体层上形成沟道区。
请进一步结合图5，图5为本申请沟道区一实施方式的制备示意图。 现有技术中，薄膜晶体管沟道区的一般形成是由源漏层连续经过湿法蚀 刻和干法蚀刻制程形成，所以曝光制程制作出的沟道长度会受到湿法蚀 刻和干法蚀刻两道制程的限制，例如像素电极(ITO)曝光时可以曝出 2.25um～2.5um的空间，但是源漏层曝光时却不能曝出2.25um～2.5um的 沟道长度，故本申请中是将湿法蚀刻和干法蚀刻两道制程分开，避免沟 道长度收到湿法蚀刻的影响，从而在现有曝光机解析度能力下，制作出 更小沟道长度的薄膜晶体管。可选地，采用本申请的制备方法制备出的 沟道区的长度的范围可以达到2.25um～2.5um，具体可以是2.25um、 2.3752um、2.5um等等，此处不做进一步限定。具体如图6，本申请中 步骤S4进一步包括如下子步骤：
S41，在半导体层上涂覆光阻层。
S42，采用掩膜板在光阻层上形成具有外露半导体层的镂空区。
采用掩膜板可以采用半色调掩膜板(Half Tone Mask)或单缝掩膜 板(SingleSlit Mask,SSM)掩膜板中的一种，以便用于上述光阻层选择 性曝光，其中，半导体层130的岛区选用的材料的遮光率为100％，而 沟道区选用半透光或者单狭缝设计。本实施例中，采用半色调掩膜板对 上述的光阻层200进行曝光显影后，形成如图5中a)所示，可以看到 半导体层130的岛区部分的光阻层200被显影掉，光阻层200上形成有 镂空结构A。
进一步，采用干法蚀刻去除半导体层130上未被光阻层200遮挡的 部分，如图b)所示。接着对上述的光阻层200采用灰化工艺，以使得 该光阻层200上的镂空结构A外露半出部分半导体层130。
S43，采用干法蚀刻在半导体层和镂空区对应的位置形成沟道区。
如图d)和图e)所示，再一次采用干法蚀刻对和镂空结构A对应 位置的半导体层130进行蚀刻并剥离光阻层200以形成沟道区B。其中， 干法蚀刻为异向性蚀刻，因此可以忽略其关键尺寸的偏差。
其中，采用本实施例中的制备方法形成的沟道区B的长度最小能达 到2.25um，解决了薄膜晶体管沟道区长度的设计瓶颈，可以进一步提升 薄膜晶体管器件的充电率，优化产品显示品质。
S5，在半导体层上制备第一保护层及源漏层，其中源漏层的形成采 用湿法刻蚀。
如图7，步骤S5进一步包括如下子步骤：
S51，在具有沟道区的半导体层上制备具有导通孔的第一保护层。
结合图3，在上述半导体层130上制备好沟道区B后，进一步在具 有沟道区B的半导体层130上沉积第一保护层140，其中，第一保护层 的材料可以为掺杂磷的氮化硅(P-SiNx)。可选地，在第一保护层140 上制备导通孔141。
S52，在具有导通孔的第一保护层上制备源漏层。
首先在第一保护层140上沉积金属膜层，其中，金属膜层的沉积方 法可以采用物理气相沉积，在其它实施例中，还可以采用其它沉积方式， 例如溅射沉积，化学气相沉积等等。该金属膜层的材料可以为铝、钼以 及铜中的一种或者多种的组合，此处不做具体限定。
采用湿法蚀刻对金属膜层进行图案化，以形成具有图案化的源漏层 层150。其中，源漏层层150的形成进一步包括对该金属膜层依次进行 曝光、显影、蚀刻以及剥离等制程。
S53，在源漏层上形成第二保护层。
在上述源漏层150上制备第二保护层160，其中，第二保护层160 的材料也可以为掺杂磷的氮化硅(P-SiNx)，当然还可以是其他材料此处 不作具体限定。
上述实施方式中，通过改变薄膜晶体管中沟道区的形成制程(即将 形成薄膜晶体管中沟道区的干法蚀刻和湿法蚀刻两种制程分开)，可以 解决了薄膜晶体管沟道区长度的设计瓶颈，进一步提升薄膜晶体管器件 的充电率，优化产品显示品质。
进一步参阅图3，图3为本申请薄膜晶体管一实施方式的结构示意 图，本申请提供的薄膜晶体管包括栅极层110、栅极绝缘层120、半导 体层130、第一保护层140、源漏层150以及第二保护层160。
其中，栅极层110形成于与衬底基板100上；栅极绝缘层120形成 于栅极层110上；半导体层130形成于栅极绝缘层120上，该半导体层 130上具有沟道区B，该沟道区B采用干法蚀刻形成；第一保护层140 形成于半导体层130上；源漏层150形成于第一保护层140上，第二保 护层160形成于源漏层150上。
其中，沟道区的长度范围为2.25um～2.5um，具体可以是2.25um、 2.3752um、2.5um等等，此处不做进一步限定。本实施例中，沟道区B 相对于现有技术的3.5um可以减小至2.25um，可以解决薄膜晶体管沟道 区长度的设计瓶颈，进一步提升薄膜晶体管器件的充电率，优化产品显 示品质。
此外，本实施例中的栅极层110、栅极绝缘层120、半导体层130、 第一保护层140、源漏层150以及第二保护层160的具体制备方法和过 程详见上述实施方式的具体描述，此处不再赘述。
进一步参阅图8，图8为本申请阵列基板一实施方式的结构示意图， 本实施例中阵列基板300包括上述任一所述的薄膜晶体管F，其中，该 薄膜晶体管F的具体制备流程和结构详见上述实施方式的具体描述，此 处不再赘述。
综上所述，本领域技术人员容易理解，本申请提供一种薄膜晶体管 及其制备方法、阵列基板，通过改变薄膜晶体管中沟道区的形成制程(即 将形成薄膜晶体管中沟道区的干法蚀刻和湿法蚀刻两种制程分开)，可 以解决了薄膜晶体管沟道区长度的设计瓶颈，进一步提升薄膜晶体管器 件的充电率，优化产品显示品质。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围， 凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或 直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保 护范围内。
Claims (10)
1.一种薄膜晶体管的制备方法，其特征在于，所述制备方法包括：
在衬底基板上形成图案化的栅极层；
在所述图案化的栅极层上形成栅极绝缘层；
在所述栅极绝缘层上形成半导体层；
通过干法刻蚀在所述半导体层上形成沟道区；
在所述半导体层上制备第一保护层及源漏层，其中所述源漏层的形成采用湿法刻蚀。
2.根据权利要求1所述的制备方法，其特征在于，所述通过干法刻蚀在所述半导体层上形成沟道区包括：
在所述半导体层上涂覆光阻层；
采用掩膜板在所述光阻层上形成具有外露所述半导体层的镂空区；
采用干法蚀刻在所述半导体层和所述镂空区对应的位置形成所述沟道区。
3.根据权利要求2所述的制备方法，其特征在于，所述掩膜板采用半色调掩膜板及单缝掩膜板中的一种。
4.根据权利要求1所述的制备方法，其特征在于，所述沟道区的长度范围为2.25um～2.5um。
5.根据权利要求1所述的制备方法，其特征在于，所述在所述栅极绝缘层上形成半导体层包括：
在所述栅极绝缘层上制备非晶硅层及掺杂的非晶硅层；
在所述掺杂的非晶硅层上形成图形化的光阻层；
采用干法蚀刻形成所述半导体层。
6.根据权利要求1所述的制备方法，其特征在于，所述方法包括：
在具有所述沟道区的所述半导体层上制备具有导通孔的第一保护层；
在具有所述导通孔的所述第一保护层上制备所述源漏层；
在所述源漏层上形成第二保护层。
7.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：
栅极层，形成于与衬底基板上；
栅极绝缘层，形成于所述栅极层上；
半导体层，形成于所述栅极绝缘层上，所述半导体层上具有沟道区，所述沟道区采用干法蚀刻形成；
第一保护层，形成于所述半导体层上，所述第一保护层上具有导通孔；
源漏层，形成于所述第一保护层上。
8.根据权利要求7所述的薄膜晶体管，其特征在于，所述沟道区的长度范围为2.25um～2.5um。
9.根据权利要求7所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括第二保护层，所述第二保护层形成于所述源漏层上。
10.一种阵列基板，其特征在于，所述阵列基板包括权利要求7-9中任一项所述的薄膜晶体管。
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