CN109037088A - 重布线层的测试方法 - Google Patents

重布线层的测试方法 Download PDF

Info

Publication number
CN109037088A
CN109037088A CN201710680424.0A CN201710680424A CN109037088A CN 109037088 A CN109037088 A CN 109037088A CN 201710680424 A CN201710680424 A CN 201710680424A CN 109037088 A CN109037088 A CN 109037088A
Authority
CN
China
Prior art keywords
layer
carrier
area
conductive layer
rerouting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710680424.0A
Other languages
English (en)
Inventor
林汉文
徐宏欣
张简上煜
林南君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of CN109037088A publication Critical patent/CN109037088A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0041—Photosensitive materials providing an etching agent upon exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种重布线层的测试方法，一导电层成形于载体的第一表面，重布线层成形于位在第一表面的该导电层以及载体的第二表面，接着于重布线层上执行断路测试及短路测试，由于导电层与位于导电层上的重布线层构成一封闭的回路，若重布线层成形良好则会有负载呈现，此外，由于重布线层与载体的第二区域构成一开启的回路，若重布线层成形良好则不会有负载呈现，因此，可在芯片结合于重布线层之前确定重布线层是否具有缺陷，则将不会因为重布线层的缺陷而浪费良好的芯片。

Description

重布线层的测试方法
技术领域
本发明涉及一种在半导体装置工艺中的测试方法，尤其涉及一种测试重布线层的方法。
背景技术
基于可携式电子装置的广泛使用，可携式电子装置中所需要内建的功能越来越多，市场上所需的电子装置不仅要效能佳，还需要轻薄短小，为了满足市场需求，采用一种新的制法是将重布线层(redistribution layer，RDL)直接施加在硅芯片和有机化合物的组合物的表面，重布线层由金属线及通孔所组成的层状物，其提供用以自芯片的接脚传送电力或信号至封装体外部的路径，一般而言，集成电路装置需要高I/O数来实现高性能。然而，对于固定的芯片尺寸来说，芯片的面积可能不足以提供空间给大量的I/O数使用，此问题可通过重布线层加以解决，同时，由于缩短了传送路径，故性能预计会更好、且耗能更低。
有几种方法可以执行该种技术，其中一种为所谓的「后芯片(chip-last)」工艺，后芯片封装的工艺顺序，先将重布线层成形在载体上，再将芯片结合于重布线层上。在后芯片工艺中，由于电路的不完整性，在芯片结合之前无法确定重布线层的电性，因此，若良好的芯片结合于有缺陷的重布线层上，则会浪费该良好的芯片，因而导致产量损失并增加生产成本。基于有缺陷的重布线层只能在芯片结合于其上后加以确定，所以在不清楚其品质的前提下，将良好的芯片结合在重布线层上是具有风险的。
发明内容
有鉴于此，本发明的目的在于针对工艺中无法在结合芯片前获知重布线层的电性进行改良。
为达到上述的发明目的，本发明所采用的技术手段为创作一种重布线层的测试方法，其中包括：
成形一导电层于一载体的第一表面的第一区域上；
成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；
于该重布线层上执行一断路测试及一短路测试。
本发明所采用的另一手段为创作一种重布线层的测试方法，其中包括：
成形一导电层于一载体的第一表面的第一区域上；
成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；
于该重布线层上执行一断路测试及一短路测试；
成形一后续重布线层于先前的重布线层上；
于该后续重布线层上执行一断路测试及一短路测试；
判断是否要成形下一接续重布线层，若是，则回到成形一后续重布线层的步骤。
本发明的优点在于，通过导电层与重布线层所构成的封闭回路，可在芯片未结合前先测试重布线层的电性，则确保后续使用良好的重布线层与芯片相结合，以避免将良好的芯片结合于损坏的重布线层上，而浪费良好的芯片。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明的第一实施例流程图；
图2A至2E为本发明的导电层实施为不同图案的示意图；
图3为本发明的成形导电层时的流程图；
图4A至4F、图5及图6为本发明的各步骤进行时的结构剖面图；
图7为本发明在测试后续重布线层时的结构剖面图；
图8及9为本发明在进行转移结合工艺的结构剖面图；
图10为本发明的第二实施例流程图。
其中，附图标记
10、10A、10B、10C、10D导电层
20载体 201第一表面
21、21A、21B、21C、21D第二区域
22第一区域 30黏着层
40光阻层 50重布线层
51子层 52子层
60测试工具 70辅助载体
71辅助黏着层
具体实施方式
以下配合附图及本发明的实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段，其中附图已被简化以仅为了说明目的，而通过描述本发明的元件和组件之间的关系来说明本发明的结构或方法发明，因此，图中所示的元件不以实际数量、实际形状、实际尺寸以及实际比例呈现，尺寸或尺寸比例已被放大或简化，藉此提供更好的说明，已选择性地设计和配置实际数量、实际形状或实际尺寸比例，而详细的元件布局可能更复杂。
请参阅图1所示，本发明的重布线层的测试方法包含以下步骤：成形一导电层于一载体的第一区域上(S1)、成形一重布线层于该导电层及该载体的第二区域上(S2)、于该重布线层上执行一断路测试及一短路测试(S3)。
请参阅图1所示，导电层成形于载体的第一表面的第一区域上(S1)，且导电层排列为一预设图案，该导电层可排列成不同图案且可覆盖于载体的第一表面的不同区域上。如图2A所示，在一实施例中，导电层10A随机成形于载体的第一表面上，且相较于载体的第一表面上的第二区域21A而言，覆盖了较小的面积；在如图2B所示，在一实施例中，导电层10B成形于载体的第一表面的中心处，且相较于载体的第一表面上的第二区域21B而言，覆盖了较小的区域；如图2C所示，在一实施例中，导电层10C呈连续设置，且其与载体的第一表面上的第二区域21C所覆盖的面积大小相同，导电层10C覆盖载体的第一表面上的一半；如图2D所示，在一实施例中，导电层10D设置为多个部分，且其与载体的第一表面上的第二区域21D所覆盖的面积大小相同，导电层10D覆盖载体的第一表面上的一半，导电层10D的多个部分分散设置，且与载体的第一表面上的第二区域21D交错设置；如图2E所示，在一实施例中，导电层10C、10D排列成不同图案以覆盖载体的第一表面上的不同位置。在前述实施例中，载体的第一区域及第二区域可互换，而相较于第二区域而言，第一区域可覆盖较大面积。
请参阅图1、3及4A至4F所示，导电层10成形于载体20的第一表面201的第一区域22上(S1)可包含以下步骤，但不限于此：
施以一黏着层30于载体20上(S11)(如图4A所示)：将一黏着层30施加于载体20的第一表面201上。
成形导电层10于黏着层30上(S12)(如图4B所示)：将导电层10成形于黏着层30上。在一实施例中，所述导电层10沉积于黏着层30上。在一实施例中，所述导电层10为金属所制，如钛(titanium，Ti)、钛钨(titanium-tungsten，TiW)、钛铜(titanium-copper，TiCu)、或其他可做为黏着或晶种层的金属。
涂布一光阻层40于导电层10上(S13)(如图4C所示)：将一光阻层40涂布于导电层10上。
执行一微影工艺于光阻层40上，以使位于第二区域21的导电层10外露(S14)(如图4D所示)：光阻层40通过一光罩在一显影射线下进行曝光，藉此移除载体20的第一表面201的第二区域21上的光阻层40。
蚀刻第二区域21上的导电层10(S15)(如图4E所示)：蚀刻位于载体20的第一表面201的第二区域21上的导电层10，藉此保留位于载体20的第一表面201的第一区域22上的导电层10。
剥除第一区域22上的光阻层40(S16)(如图4F所示)：将仍保留在载体20的第一表面201的第一区域22上的光阻层40剥除，以使位于第一区域22上的导电层10外露。
请参阅图1及图5所示，当导电层10成形于载体20上之后，将重布线层50成形于载体20的第一表面201的第一区域22及第二区域21上(S2)，重布线层50可藉由溅镀(sputtering)、图案化蚀刻(patterned etching)、图案化电镀(patterned electricalplating)、或掀离(lift-off)工艺来加以成形之。
请参阅图1及图6所示，当重布线层50成形于载体20的第一表面201的第一区域22及第二区域21上之后，于重布线层50上执行断路测试及短路测试(S3)，重布线层50电连接于一测试工具60，藉以于位在第一区域22上的重布线层50执行断路测试，并于位在第二区域21上的重布线层50执行短路测试。
由于测试工具60与位于第一区域22上的重布线层50构成一封闭的回路，故若重布线层50正确设置，则在断路测试过程中将会呈现有负载的状态；又，由于测试工具60与位于第二区域21上的重布线层50构成一开启的回路，故若重布线层50设置正确，则在短路测试过程中将不会有负载呈现。因此，在重布线层50上执行断路测试及短路测试之后，可确定重布线层50是否正确设置或具有缺陷。进一步而言，由于导电层10可排列为不同图案，且可覆盖载体20的第一表面201上的不同区域，于重布线层50上的不同部分执行断路测试及短路测试，藉以随机测试重布线层50的品质。
在一实施例中，断路测试与短路测试同时执行；在另一实施例中，断路测试与短路测试不同时执行。
请进一步参阅图7所示，重布线层50可包含多个子层51、52，可在每一子层51、52成形后均执行断路测试及短路测试，藉此可在每一子层51、52成形后确认每一子层51、52的品质。
请参阅图8及图9所示，由于导电层10仅是用来与重布线层50在断路测试中构成封闭回路之用、且并非半导体封装元件的一部分，故当执行完断路测试及短路测试后，可将导电层10移除。重布线层50具有位于相异侧的第一表面及第二表面，重布线层50的第二表面已与载体20及导电层10相结合。一转移结合(transfer bonding)工艺用来将重布线层50结合于一辅助载体70上并移除导电层10，施以具有辅助黏着层71的辅助载体70于重布线层50的第一表面上，再将载体20及导电层10移除以使重布线层50的第二表面外露，因此，重布线层50的第二表面可用以在后续的工艺中与芯片结合。在一实施例中，在载体20被分离后，导电层10可单独藉由蚀刻(etching)、抛光(polishing)、或研磨(grinding)等工艺加以移除；在另一实施例中，载体20与导电层10可同时通过研磨工艺加以移除。研磨工艺亦可用来确保当载体20与导电层10被移除后的表面平整度。
由于导电层10设置在载体20的第一表面201的第一区域22上，且未设置在载体20的第一表面201的第二区域21上，故当导电层10移除后，重布线层50的第二表面上相对于第一区域22之处会较重布线层50的第二表面上相对于第二区域21之处来的低，然而，由于导电层10的厚度不足以影响后续工艺，故重布线层50上的高度差不会影响后续工艺。
请参阅图10所示，本发明的重布线层的测试方法的另一实施例包含以下步骤：成形一导电层于一载体的第一区域上(S41)；成形一重布线层于位在第一区域的该导电层上及载体的第二区域上(S42)；于该重布线层上执行一断路测试及一短路测试(S43)；成形一后续重布线层于先前的重布线层上(S44)；于该接续重布线层上执行一断路测试及一短路测试(S45)；判断是否要成形下一接续重布线层(S46)；若否，则执行一转移结合工艺(S47)以移除载体及导电层；若是，则回到步骤S44。因此，当设置多个重布线层时，针对每一层重布线层均进行断路测试及短路测试，以确定每一重布线层的品质。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种重布线层的测试方法，其特征在于，包括：
成形一导电层于一载体的第一表面的第一区域上；
成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；
于该重布线层上执行一断路测试及一短路测试。
2.根据权利要求1所述的重布线层的测试方法，其特征在于，该断路测试及该短路测试同时执行或不同时执行。
3.根据权利要求1所述的重布线层的测试方法，其特征在于，于成形导电层的步骤中，将该导电层排列为一预定图案而使该载体的第一区域包含该载体的第一表面上的随机部分。
4.根据权利要求1所述的重布线层的测试方法，其特征在于，于成型导电层的步骤中，该载体的第一区域包含该载体的第一表面上的中央部分。
5.根据权利要求1所述的重布线层的测试方法，其特征在于，于成型导电层的步骤中，该载体的第一区域成连续配置，并与该载体的第二区域具有相同面积。
6.根据权利要求1或5所述的重布线层的测试方法，其特征在于，于成型导电层的步骤中，该载体的第一区域的面积为该载体的第一表面的总面积的一半。
7.根据权利要求1所述的重布线层的测试方法，其特征在于，成形导电层的步骤包含以下步骤：
施以一黏着层于该载体的第一表面；
成形该导电层于该黏着层；
涂布一光阻层于该导电层；
执行一微影工艺于该光阻层上，以移除位于该载体的第一表面的第二区域的光阻层；
蚀刻位于该载体的第一表面的第二区域的导电层；
剥除位于该载体的第一表面的第一区域的光阻层。
8.根据权利要求1所述的重布线层的测试方法，其特征在于，进一步包含以下步骤：
施以一辅助载体及一辅助黏着层于该重布线层的第一表面，其中该重布线层的第一表面与第二表面位于相异侧，而该重布线层的第二表面为与导电层及载体结合的表面；
移除该载体及该导电层，以将该重布线层的第二表面外露。
9.一种重布线层的测试方法，其特征在于，包括：
成形一导电层于一载体的第一表面的第一区域上；
成形一重布线层于位在该第一区域的导电层上、以及该载体的第一表面的第二区域上；
于该重布线层上执行一断路测试及一短路测试；
成形一后续重布线层于先前的重布线层上；
于该后续重布线层上执行一断路测试及一短路测试；
判断是否要成形下一接续重布线层，若是，则回到成形一后续重布线层的步骤。
10.根据权利要求9所述的重布线层的测试方法，其特征在于，该断路测试及该短路测试同时执行或不同时执行。
CN201710680424.0A 2017-06-12 2017-08-10 重布线层的测试方法 Pending CN109037088A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/619,988 2017-06-12
US15/619,988 US10002848B1 (en) 2017-06-12 2017-06-12 Test method for a redistribution layer

Publications (1)

Publication Number Publication Date
CN109037088A true CN109037088A (zh) 2018-12-18

Family

ID=62554806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710680424.0A Pending CN109037088A (zh) 2017-06-12 2017-08-10 重布线层的测试方法

Country Status (3)

Country Link
US (1) US10002848B1 (zh)
CN (1) CN109037088A (zh)
TW (1) TWI631350B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187319A (zh) * 2011-12-28 2013-07-03 巨擘科技股份有限公司 超薄基板的封装方法
US8536709B1 (en) * 2012-06-25 2013-09-17 United Microelectronics Corp. Wafer with eutectic bonding carrier and method of manufacturing the same
CN103325771A (zh) * 2012-03-22 2013-09-25 矽品精密工业股份有限公司 中介板及其电性测试方法
CN103325696A (zh) * 2012-03-21 2013-09-25 矽品精密工业股份有限公司 晶圆级半导体封装件的制法及其晶圆级封装基板的制法
US20140091471A1 (en) * 2012-10-02 2014-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for a Component Package
CN104733439A (zh) * 2013-12-19 2015-06-24 英飞凌科技股份有限公司 半导体器件的测试和器件及其设计
US20150179616A1 (en) * 2012-09-14 2015-06-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Build-Up Interconnect Structures Over a Temporary Substrate
CN106409802A (zh) * 2015-07-31 2017-02-15 矽品精密工业股份有限公司 承载体、封装基板、电子封装件及其制法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100954332B1 (ko) * 2003-06-30 2010-04-21 엘지디스플레이 주식회사 액정표시소자와 그 제조방법
KR101565796B1 (ko) * 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8492182B2 (en) * 2011-04-29 2013-07-23 Osram Opto Semiconductors Gmbh Method for the producing of a light-emitting semiconductor chip, method for the production of a conversion die and light-emitting semiconductor chip
US8298943B1 (en) * 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
TW201307860A (zh) 2011-08-12 2013-02-16 Powertech Technology Inc 雙面導通晶片之即測接合方法
TWI437137B (zh) * 2012-06-29 2014-05-11 Viking Tech Corp Metal plating deposition method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187319A (zh) * 2011-12-28 2013-07-03 巨擘科技股份有限公司 超薄基板的封装方法
CN103325696A (zh) * 2012-03-21 2013-09-25 矽品精密工业股份有限公司 晶圆级半导体封装件的制法及其晶圆级封装基板的制法
CN103325771A (zh) * 2012-03-22 2013-09-25 矽品精密工业股份有限公司 中介板及其电性测试方法
US8536709B1 (en) * 2012-06-25 2013-09-17 United Microelectronics Corp. Wafer with eutectic bonding carrier and method of manufacturing the same
US20150179616A1 (en) * 2012-09-14 2015-06-25 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Build-Up Interconnect Structures Over a Temporary Substrate
US20140091471A1 (en) * 2012-10-02 2014-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for a Component Package
CN104733439A (zh) * 2013-12-19 2015-06-24 英飞凌科技股份有限公司 半导体器件的测试和器件及其设计
CN106409802A (zh) * 2015-07-31 2017-02-15 矽品精密工业股份有限公司 承载体、封装基板、电子封装件及其制法

Also Published As

Publication number Publication date
TW201903420A (zh) 2019-01-16
TWI631350B (zh) 2018-08-01
US10002848B1 (en) 2018-06-19

Similar Documents

Publication Publication Date Title
US9837372B1 (en) Wafer-level die to package and die to die interconnects suspended over integrated heat sinks
US5783868A (en) Extended bond pads with a plurality of perforations
US6844631B2 (en) Semiconductor device having a bond pad and method therefor
US7981726B2 (en) Copper plating connection for multi-die stack in substrate package
US7307342B2 (en) Interconnection structure of integrated circuit chip
US6730529B1 (en) Method for chip testing
US20130113098A1 (en) Through via package
US8232113B2 (en) Method for manufacturing and testing an integrated electronic circuit
US10748824B2 (en) Probe methodology for ultrafine pitch interconnects
JP2006128597A (ja) チップサイズパッケージの構造、及びその形成方法
KR100887475B1 (ko) 반도체 패키지 및 그 제조방법
US8987014B2 (en) Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test
KR102470488B1 (ko) 두꺼운 rdl과 얇은 rdl이 교대로 적층된 패키지
US8691600B2 (en) Method for testing through-silicon-via (TSV) structures
US7348271B2 (en) Method for fabricating conductive bumps with non-conductive juxtaposed sidewalls
KR20120060146A (ko) 반도체 칩, 적층형 반도체 패키지 및 그 제조방법
US5886414A (en) Removal of extended bond pads using intermetallics
US7648902B2 (en) Manufacturing method of redistribution circuit structure
US6653235B2 (en) Fabricating process for forming multi-layered metal bumps by electroless plating
CN109037089A (zh) 重布线层的测试方法
CN109037088A (zh) 重布线层的测试方法
CN109326575A (zh) 一种低成本重布线凸点封装结构的制造方法
CN107403734A (zh) 电子结构制程
US20200091020A1 (en) Pad structures in semiconductor devices
TWI399839B (zh) 內置於半導體封裝構造之中介連接器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181218