CN109003902A - 一种半导体结构及其制备方法 - Google Patents

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Abstract

本申请公开了一种半导体结构及其制备方法，其中，所述半导体结构的制备方法在形成鳍部之前，在单晶半导体衬底上首先形成非单晶膜层，然后即可以在预设区域直接形成鳍部。这是由于所述非单晶膜层的存在，使得在形成所述鳍部的过程中，在非单晶膜层上会形成缺陷较多且非单晶结构的膜层结构，这些非单晶结构的膜层结构可以很容易地利用现有的刻蚀工艺或通过鳍部的外延过程的工艺参数控制来去除，从而达到只在所述预设区域中保留所述鳍部的目的。在形成所述鳍部的过程中无需对形成鳍部的材料的单晶结构进行刻蚀工艺的开发，也无需克服在浅沟槽隔离之间的沟槽中选择性外延鳍部的技术难题，为利用高迁移率沟道材料形成形貌良好的鳍部提供了可能。

Description

一种半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，更具体地说，涉及一种半导体结构及其制备方法。
背景技术
为了满足电子设备不断小型化的需求，半导体器件的尺寸不断缩小，鳍式场效应晶体管(Fin Field-Effect Transisitor，FinFET)的出现解决了传统的互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管在20nm以下时出现的源极和漏极之间的漏电流增加以及短沟道效应严重等现象，真正将半导体器件的制程带入到了20nm以下领域，为半导体器件的小型化提供了新的方向。
鳍式场效应晶体管的结构如图1所示，包括：位于硅单晶半导体衬底10表面的多个鳍部11，位于相邻的鳍部11之间的浅沟槽隔离(图1中未示出)，又称为浅沟道隔离(ShallowTrench Isolation，STI)；位于鳍部11内背离硅单晶半导体衬底10一端的沟道区13，以及位于沟道区13两侧的源区12和漏区14；位于鳍部11背离硅单晶半导体衬底10一侧表面的栅极结构20，栅极结构20朝向硅单晶半导体衬底10一侧的锗鳍11为沟道区13，位于栅极结构两侧，覆盖栅极结构侧面的侧墙30以及覆盖鳍部11、浅沟槽隔离侧面和顶面以及侧墙30侧面的层间介质层40。随着半导体器件的制程进入到7nm及以下技术节点，高迁移率沟道材料，如锗或锗化硅等材料，因其具有更好的驱动性能而使得其在鳍式场效应晶体管中的应用成为研究的热点。
在高迁移率沟道材料在鳍式场效应晶体管中的应用过程中，需要解决鳍部和浅沟槽隔离的生长问题，现今主流的鳍式场效应晶体管的集成方式分为STI(Shallow TrenchIsolation，浅沟槽隔离)Last(后形成STI)和STI First(先形成STI)两种，在STI last工艺中，首先在硅单晶半导体衬底上外延生长高迁移率沟道材料，然后对其进行刻蚀形成鳍部，最后进行浅沟槽隔离的淀积，这个过程中主要存在的问题是利用现有的刻蚀工艺对高迁移率沟道材料进行刻蚀可能会造成刻蚀剖面不陡直等问题，不仅刻蚀难度较高而且难以形成形貌良好的鳍部，从而对器件性能产生不良影响；而在STIFirst工艺中，首先在硅单晶半导体衬底上形成浅沟槽隔离，然后采用回刻或湿法腐蚀等工艺在浅沟槽隔离之间形成沟槽，并采用一步或两步外延工艺形成应变缓冲层以及高迁移率沟道材料的鳍部，但该工艺形成的鳍部存在缺陷和应力等关键参数的控制难度很大的问题，难以实现良好的膜层结构。
发明内容
为解决上述技术问题，本申请提供了一种半导体结构及其制备方法，以解决采用现有制备工艺难以形成形貌良好的高迁移率沟道材料的鳍部的问题。
为解决上述技术问题，本申请实施例提供了如下技术方案：
一种半导体结构的制备方法，包括：
提供单晶半导体衬底；
对所述单晶半导体衬底上预设区域之外的区域形成非单晶膜层；
在所述预设区域上形成鳍部。
可选的，所述单晶半导体衬底包括单晶硅衬底以及位于所述单晶硅衬底上的单晶结构层。
可选的，所述单晶结构层包括单晶锗层或单晶锗化硅层或单晶碳化硅层或单晶锗层和单晶锗化硅层和单晶碳化硅层中任意一层或至少两种的叠层结构。
可选的，所述对所述单晶半导体衬底上预设区域之外的区域形成非单晶膜层包括：
利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层。
可选的，所述利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层包括：
在所述单晶半导体衬底上形成第一掩模图形，所述第一掩膜图形覆盖区域为预设区域；
以所述第一掩模图形为掩膜，利用预设杂质粒子对所述单晶半导体衬底进行等离子体处理，以在所述第一掩模图形覆盖区域之外的区域形成非单晶膜层；
去除所述第一掩膜图形。
可选的，所述预设杂质粒子包括氩粒子、氮粒子、硼粒子、砷粒子、铟粒子、磷粒子或氟化硼粒子中任一种或几种的组合。
可选的，所述等离子体处理的剂量范围为2×1014-2×1015/cm2。
可选的，等离子体处理能量范围为15KeV-30KeV。
可选的，所述在所述预设区域上形成所述鳍部包括：
通过外延工艺在所述预设区域上形成第一单晶半导体结构。
可选的，所述通过外延工艺在所述预设区域上形成第一单晶半导体结构包括：
在所述单晶半导体衬底表面外延生长半导体层，以形成覆盖所述预设区域的第一单晶半导体结构和覆盖所述非单晶膜层的非单晶膜层结构；
利用湿法选择性刻蚀工艺去除所述非单晶膜层结构。
可选的，所述通过外延工艺在所述预设区域上形成第一单晶半导体结构包括：
在所述单晶半导体衬底表面外延生长半导体层，并在半导体层的外延生长过程中掺入选择性刻蚀气体，以仅在所述预设区域中形成第一单晶半导体结构。
可选的，形成所述第一单晶半导体结构之后还包括：
利用浓缩氧化工艺对所述第一单晶半导体结构和所述单晶半导体衬底进行氧化处理，其中，在所述第一单晶半导体结构表面形成包围所述第一单晶半导体结构的第一氧化结构，在所述单晶半导体衬底表面形成第二氧化结构。
可选的，在进行浓缩氧化处理之后，进一步包括以第一单晶半导体结构为应变缓冲层在其上形成第二单晶半导体结构。
可选的，形成所述第一氧化结构和第二氧化结构之后还包括：
在鳍部两侧形成浅沟槽隔离。
可选的，还包括：
跨所述鳍部形成栅堆叠；
形成栅堆叠的侧墙；
在栅堆叠两侧鳍部上形成源漏区。
可选的，在形成源漏区之后，还包括：
刻蚀去除所述栅堆叠，并在侧墙内形成替代栅堆叠。
一种半导体结构，包括：
单晶半导体衬底，所述单晶半导体衬底表面上具有第二氧化结构；
位于所述第二氧化结构表面的至少一个鳍部；
位于第二氧化结构表面，且位于相邻鳍部之间的浅沟槽隔离。
可选的，还包括：
位于所述鳍部侧壁上、且夹于鳍部和浅沟槽隔离之间的第一氧化结构，所述第一氧化结构与所述浅沟槽隔离顶部平齐，并且低于鳍部的顶部。
可选的，还包括：
跨所述鳍部的替代栅堆叠；
位于替代栅堆叠的两侧、鳍部两端的源漏区。
可选的，所述单晶半导体衬底包括单晶硅衬底以及位于所述单晶硅衬底上的单晶结构层。
可选的，所述单晶结构层包括单晶锗层或单晶锗化硅层或单晶碳化硅层中任意一层或至少两种的叠层结构。
可选的，所述鳍部包括第一单晶SiGe结构。
可选的，所述鳍部进一步包括位于第一单晶SiGe结构上的第二单晶SiGe结构或纯Ge结构。
可选的，所述第二单晶SiGe结构的Ge含量高于所述第一单晶SiGe结构。
可选的，所述第一单晶SiGe结构的Ge含量为10％-75％。
从上述技术方案可以看出，本申请实施例提供了一种半导体结构及其制备方法，其中，所述半导体结构的制备方法在形成鳍部之前，在单晶半导体衬底上首先形成非单晶膜层，然后即可以在预设区域直接形成鳍部。这是由于所述非单晶膜层的存在，使得在形成所述鳍部的过程中，在非单晶膜层上会形成缺陷较多且非单晶结构的膜层结构，这些非单晶结构的膜层结构可以很容易地利用现有的刻蚀工艺或通过鳍部的外延过程的工艺参数控制来去除，从而达到只在所述预设区域中保留所述鳍部的目的。在形成所述鳍部的过程中无需对形成鳍部的材料的单晶结构进行刻蚀工艺的开发，也无需克服在浅沟槽隔离之间的沟槽中选择性外延鳍部的技术难题，为利用高迁移率沟道材料形成形貌良好的鳍部提供了可能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的半导体结构的剖面结构示意图；
图2为本申请的一个实施例提供的一种半导体结构的制备方法的流程示意图；
图3-图5为本申请的一个实施例提供的半导体结构的制备流程示意图；
图6为本申请的另一个实施例提供的一种半导体结构的制备方法的流程示意图；
图7为本申请的又一个实施例提供的一种半导体结构的制备方法的流程示意图；
图8-图9为本申请的一个实施例提供的一种形成半导体结构的非单晶膜层的制备流程示意图；
图10为本申请的再一个实施例提供的一种半导体结构的制备方法的流程示意图；
图11为本申请的一个可选实施例提供的一种半导体结构的制备方法的流程示意图；
图12-图13为本申请的一个实施例提供的一种形成半导体结构的鳍部的制备流程示意图；
图14为本申请的另一个可选实施例提供的一种半导体结构的制备方法的流程示意图；
图15为本申请的一个实施例提供的一种形成第一氧化结构和第二氧化结构后的单晶半导体衬底及其表面结构示意图；
图16为本申请的又一个可选实施例提供的一种半导体结构的制备方法的流程示意图；
图17-图18为本申请的又一个实施例提供的一种形成半导体结构的浅沟槽隔离的制备流程示意图；
图19为本申请的再一个可选实施例提供的一种半导体结构的制备方法的流程示意图；
图20为本申请的另一个实施例提供的一种形成半导体结构的鳍部的流程示意图；
图21为本申请的一个具体实施例提供的一种半导体结构的制备方法的流程示意图；
图22-24为本申请的又一个实施例提供的一种形成半导体结构的鳍部的流程示意图；
图25为本申请的另一个具体实施例提供的一种半导体结构的制备方法的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种半导体结构的制备方法，如图2所示，包括：
S101：提供单晶半导体衬底；
在本申请的一个实施例中，如图3和图4所示，所述单晶半导体衬底可以是单晶硅衬底，还可以包括单晶硅衬底以及位于所述单晶硅衬底上的单晶结构层，所述单晶结构层包括但不限于单晶锗层或单晶锗化硅层或单晶碳化硅层中任意一层或至少两种的叠层结构。即在本实施例中，所述提供单晶半导体衬底包括：
提供单晶硅衬底；
或
提供单晶硅衬底，并在所述单晶硅衬底上形成单晶锗层或单晶锗化硅层或单晶碳化硅层中任意一层或至少两种的叠层结构。
在图3中，标号101表示所述单晶硅衬底；在图4中，标号102表示所述单晶锗层，即在图4中以单晶锗层作为所述单晶结构层为例进行说明。
S102：对所述单晶半导体衬底上预设区域之外的区域形成非单晶膜层；
参考图5，图5为经过步骤S102后的单晶半导体衬底及其表面结构的示意图，在图5以及后续的步骤中，我们以单晶半导体衬底包括单晶硅衬底和单晶锗层为例进行说明，在本申请的可选实施例中，所述单晶半导体衬底还可以是单晶硅衬底或单晶硅衬底上外延有其他单晶结构层，本申请对此并不做限定，具体视实际情况而定。在图5中，标号103表示所述非单晶膜层。
在本实施例中，所述预设区域用于在后续的工艺中形成所述半导体结构的鳍部。
本申请的一些实施例提供了一种可行的在单晶半导体衬底上形成非单晶膜层的具体实施方法，具体参考图6，所述对所述单晶半导体衬底上预设区域之外的区域形成非单晶膜层包括：
S1021：利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层。
在对单晶半导体衬底的等离子体处理过程中，由于这些预设杂质粒子对单晶半导体衬底的轰击，使得被第一掩膜图形覆盖区域之外的区域中的原子排列就不再是有序的单晶结构了，从而为后续在预设区域中形成鳍部做准备。
具体地，在本申请的一个实施例中，如图7所示，所述利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层包括：
S10211：在所述单晶半导体衬底上形成第一掩模图形，所述第一掩膜图形覆盖区域为预设区域；
参考图8，图8为经过步骤S10211后的单晶半导体衬底及其表面的剖面结构示意图，在图8以及后续的步骤中，我们以单晶半导体衬底包括单晶硅衬底和单晶锗层为例进行说明，在本申请的可选实施例中，所述单晶半导体衬底还可以是单晶硅衬底或单晶硅衬底上外延有其他单晶结构层，本申请对此并不做限定，具体视实际情况而定。在图8中，标号200表示所述第一掩模图形。
所述第一掩膜图形可以采用侧墙转移技术(Sidewalltransfer lithography，STL)或其他光刻技术形成的硬质掩膜，该硬质掩膜可以是氮化物或氧化物或氮化物及氧化物的堆叠结构(例如ONO结构)等膜层结构，其中，氮化物包括但不限于氮化硅，氧化物包括但不限于二氧化硅。在本申请的一些实施例中，所述第一掩膜图形还可以通过气相沉积(ChemicalVapor Deposition，CVD)等工艺形成，本申请对所述第一掩模图形的具体种类和形成工艺并不做限定，具体视实际情况而定。
S10212：以所述第一掩模图形为掩膜，利用预设杂质粒子对所述单晶半导体衬底进行等离子体处理，以在所述第一掩模图形覆盖区域之外的区域形成非单晶膜层；
参考图9，图9为经过步骤S10212后的单晶半导体衬底及其表面结构的示意图。在本申请的一个具体实施例中，提出了预设杂质粒子的可选种类，包括但不限于氩粒子、氮粒子、硼粒子、砷粒子、铟粒子、磷粒子或氟化硼粒子中任一种或几种的组合，其中，氩粒子优选为氩阳离子Ar+。即在本实施例中，所述利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层包括：
以所述第一掩膜图形为掩膜，利用氩粒子或氮粒子或硼粒子或砷粒子或铟粒子或磷粒子或氟化硼粒子对所述单晶半导体衬底进行等离子体处理，以在所述第一掩膜图形覆盖区域之外的区域形成非单晶膜层。
可选的，当所述预设杂质粒子为氩阳离子Ar+时，利用氩阳离子对单晶半导体衬底进行等离子体处理的工艺参数为：计量取值范围为2×1014-2×1015，等离子体处理能量取值为15KeV-30KeV。即在本实施例中，所述以所述第一掩模图形为掩膜，利用预设杂质粒子对所述单晶半导体衬底进行等离子体处理，以在所述第一掩模图形覆盖区域之外的区域形成非单晶膜层包括：以所述第一掩膜图形为掩膜，利用氩阳离子对所述单晶半导体衬底进行等离子体处理，以在所述第一掩膜图形覆盖区域之外的区域形成非单晶膜层；所述利用氩阳离子对所述单晶半导体衬底进行等离子体处理的工艺参数为：计量取值范围为2×1014-2×1015，等离子体处理能量取值为15KeV-30KeV。
S10213：去除所述第一掩膜图形。
去除所述第一掩膜图形后的单晶半导体衬底及其表面结构的剖面示意图参考图5。在本实施例中，所述第一掩膜图形的去除可以采用湿法腐蚀溶液高选择比去除所述第一掩膜图形，避免对单晶半导体衬底以及单晶半导体衬底中的非单晶膜层造成损伤。所述湿法腐蚀溶液包括但不限于稀氟氢酸(Dilute Hydrofluoric Acid，DHF)。
S103：在所述预设区域形成鳍部。
由于所述非单晶膜层的存在，使得在形成所述鳍部的过程中，在非单晶膜层上会形成缺陷较多且非单晶结构的膜层结构，这些非单晶结构的膜层结构可以很容易地利用现有的刻蚀工艺或通过鳍部的外延过程的工艺参数控制来去除，从而达到只在所述预设区域中保留所述鳍部的目的。在形成所述鳍部的过程中无需对形成鳍部的材料的单晶结构进行刻蚀工艺的开发，也无需克服在浅沟槽隔离之间的沟槽中选择性外延鳍部的技术难题，为利用高迁移率沟道材料形成形貌良好的鳍部提供了可能。
在形成了半导体结构的鳍部以及浅沟槽隔离之后，可以采用常规的半导体结构的制备工艺进行栅极结构、侧墙和层间介质层等结构的形成。
下面的一些实施例对在所述预设区域中形成所述鳍部的具体过程进行说明。
在本申请的一个实施例中，如图10所示，所述在所述预设区域形成所述鳍部包括：
S1031：通过外延工艺在所述预设区域上形成第一单晶半导体结构。
具体地，通过外延工艺在所述预设区域形成所述第一单晶半导体结构的工序可以有多种实施方式，可选的，所述第一单晶半导体结构为第一单晶SiGe结构，参考图11，所述通过外延工艺在所述预设区域形成所述第一单晶半导体结构包括：
S10311：在所述单晶半导体衬底表面外延生长半导体层，以形成覆盖所述预设区域的第一单晶半导体结构和覆盖所述非单晶膜层的非单晶膜层结构；
S10312：利用湿法选择性刻蚀工艺去除所述非单晶膜层结构；
或
S10313：在所述单晶半导体衬底表面外延生长半导体层，并在半导体层的外延生长过程中掺入选择性刻蚀气体，以仅在所述预设区域中形成第一单晶半导体结构。
经过步骤S10311后的单晶半导体衬底及其表面结构参考图12，可选的，所述半导体层为锗化硅层，图12中标号300表示所述半导体层，标号301表示单晶结构的第一单晶半导体结构，即第一单晶SiGe结构，标号302表示非晶结构的非单晶膜层，即非晶锗化硅结构。在图12中，在预设区域上经过锗化硅层的外延生长形成了单晶结构的第一单晶半导体结构；而由于非单晶膜层中的原子排列不是有序的单晶结构，使得在非单晶膜层上外延生长的锗化硅层中的缺陷较多且为非单晶结构的非晶锗化硅结构，而非晶锗化硅材料的刻蚀可以通过湿法选择性刻蚀工艺去除，而无需开发对单晶锗化硅材料的刻蚀工艺。经过步骤S10311和S10312或直接采用S10313后的单晶半导体衬底及其表面结构参考图13，在第一单晶半导体结构中，锗含量的取值范围一般在10％-75％，厚度的取值一般在40nm-200nm。
在形成了第一单晶半导体结构后，可以以第一单晶半导体结构作为鳍部，形成沟道区、源区和漏区等结构，通过在鳍部之间填充绝缘材料形成浅沟槽隔离后采用常规的半导体结构的制备工艺进行器件的制备。形成所述浅沟槽隔离的绝缘材料可以为氧化硅、氮氧化硅、或者低K材料，其中所述低K材料包括但不限于有机低K材料(例如含芳基或者多元环的有机聚合物)、无机低K材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG和BPSG)、多孔低K材料(例如二硅三氧烷(SSQ)基多孔低K材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石和多孔有机聚合物)。
另外，我们也可以通过直接在锗化硅层的外延生长过程中掺入选择性刻蚀气体，例如氯化氢气体等，通过优化锗化硅外延工艺中氯化氢气体的工艺条件，直接抑制非晶锗化硅的生长，从而直接形成了第一单晶半导体结构。
图13中标号301表示单晶结构的第一单晶半导体结构。
在本申请的另一个实施例中，如图14所示，形成所述第一单晶半导体结构之后还包括：
S10314：利用浓缩氧化工艺对所述第一单晶半导体结构和所述单晶半导体衬底进行氧化处理，其中，在所述第一单晶半导体结构表面形成包围所述第一单晶半导体结构的第一氧化结构，在所述单晶半导体衬底表面形成第二氧化结构。
经过步骤S10314的单晶半导体衬底及其表面结构的示意图参考图15，图15中标号104表示所述第二氧化结构，标号303表示所述第一氧化结构。在图15所示的结构中，在利用可以提高锗化硅中锗含量的浓缩氧化(condense)工艺对所述第一单晶半导体结构进行处理时，在第一单晶半导体结构表面更容易形成氧化硅SiOx而不是锗化硅GeOx，同时将表面的锗原子向内部推进，从而可以提升第一单晶半导体结构内部的锗原子浓度，从而提高载流子的迁移率和器件性能。因此所述第一氧化结构中主要以氧化硅成分为主。
仍然以单晶半导体衬底包括单晶硅衬底和单晶锗层为例，该单晶半导体衬底上经过可以提高锗化硅中锗含量的浓缩氧化(condense)工艺的处理后形成的第二氧化结构中主要以锗化硅GeOx为主，并且由于预设杂质粒子在单晶半导体衬底中形成非单晶膜层的存在，将进一步增强锗的氧化，从而使得第一单晶半导体结构与单晶半导体衬底中的单晶锗层完全隔离。
因此，总的来说，步骤S10314不仅可以提高第一单晶半导体结构内部锗的浓度，而且实现了第一单晶半导体结构与单晶半导体衬底的完全隔离，进一步减小寄生器件引起的漏电，在不同GeOI(Germanium-on-insulator，绝缘体上锗)或SOI(Silicon-On-Insulator，绝缘体上硅)技术的前提下获得了与采用GeOI或SOI技术的类似效果，进一步提升了器件性能。
在上述实施例的基础上，在本申请的另一个可选实施例中，如图16所示，形成所述第一氧化结构和第二氧化结构之后还包括：
S10315：在鳍部两侧形成浅沟槽隔离；
经过步骤S10315后的单晶半导体衬底及其表面结构参考图17，在图17中，标号400表示所述浅沟槽隔离。
S10316：对所述浅沟槽隔离和第一氧化结构进行化学机械抛光处理，以去除所述第一单晶半导体结构顶部的第一氧化结构，并使所述浅沟槽隔离与所述第一单晶半导体结构高度一致；
经过步骤S10316后的单晶半导体衬底及其表面结构参考图18。
S10317：对所述浅沟槽隔离或所述浅沟槽隔离及第一单晶半导体结构进行处理，以形成所述半导体结构的鳍部。
具体地，对所述浅沟槽隔离或所述浅沟槽隔离及第一单晶半导体结构进行处理，以形成所述半导体结构的鳍部也可以通过多种实施方式实现，本申请的一些实施例提供了一些可行的实施方式，具体地，参考图19，所述对所述浅沟槽隔离或所述浅沟槽隔离及第一单晶半导体结构进行处理，以形成所述半导体结构的鳍部包括：
S103171：对所述浅沟槽隔离和所述第一单晶半导体结构侧壁的第一氧化结构进行减薄处理，以露出部分所述第一单晶半导体结构，所述第一单晶半导体结构为所述鳍部。
对所述浅沟槽隔离和所述第一氧化结构的减薄处理可以采用氟化氢溶液湿法腐蚀工艺进行，还可以利用浅沟槽氧化物减薄法减薄所述浅沟槽隔离和第一氧化结构。经过步骤S103171后的单晶半导体衬底及其表面结构参考图20。
在本实施例中，在得到了图20所示的结构后，可以以图20所示的第一单晶半导体结构作为所述鳍部形成所述半导体结构的沟道区，由于第一单晶半导体结构内部较高的锗含量，可以提高所述半导体结构的载流子迁移率。
另外，还可以以第一单晶半导体结构作为沟道区的应变缓冲层，从而在第一单晶半导体结构上进一步形成锗浓度更高的第二单晶半导体结构或纯锗结构作为沟道区，进而进一步提高所述半导体结构的载流子浓度。
具体地，在本申请的又一个实施例中，参考图21，在进行浓缩氧化处理之后，进一步包括以第一单晶半导体结构为应变缓冲层在其上形成第二单晶半导体结构，具体地，所述对所述浅沟槽隔离或所述浅沟槽隔离及第一单晶半导体结构进行处理，以形成所述半导体结构的鳍部包括：
S103172：对所述第一单晶半导体结构进行回刻，以使所述第一单晶半导体结构的高度小于所述浅沟槽隔离的高度；
经过步骤S103172的单晶半导体衬底及其表面结构的剖面结构示意图参考图22。
S103173：在所述第一单晶半导体结构顶部外延生长锗化硅或锗，以形成第二单晶半导体结构；
所述第二单晶半导体结构为第二单晶SiGe结构或纯Ge结构，所述第二单晶SiGe结构的锗含量大于所述第一单晶SiGe结构中的锗含量；
S103174：对所述第二单晶半导体结构或锗鳍结构进行化学机械抛光处理，以去除所述第二单晶半导体结构或锗鳍结构顶部，并使所述浅沟槽隔离与所述第二单晶半导体结构或锗鳍结构高度一致；
经过步骤S103174后的单晶半导体衬底及其表面结构的剖面结构示意图参考图23，在图23中，以标号304表示所述第二单晶半导体结构或锗鳍结构。
S103175：对所述浅沟槽隔离进行减薄处理，以露出部分所述第二单晶半导体结构；
所述第一单晶半导体结构和第二单晶半导体结构作为所述鳍部。
经过步骤S103175后的单晶半导体衬底及其表面结构的剖面结构示意图参考图24。
在图23和图24所示的结构中，所述第一单晶半导体结构起到了应变缓冲层的作用，减少了第二单晶半导体结构或锗鳍与单晶半导体衬底之间的晶格失配程度，从而为更高锗含量的结构的形成建立前提条件。
在形成了所述鳍部及所述浅沟槽隔离后，为了完整的形成半导体结构，参考图25，所述半导体结构的制备方法还包括：
S104：跨所述鳍部形成栅堆叠；
此时，形成的栅堆叠又称为假栅结构，所述假栅结构覆盖所述鳍部的部分顶部表面和侧壁表面，位于所述假栅结构朝向所述单晶半导体衬底一侧的鳍部为沟道区；
所述假栅层状结构包括假栅介质层和位于所述假栅介质层背离所述浅沟槽隔离一侧的假栅。所述假栅层状结构的形成可以采用等离子体增强化学气相沉积法(PlasmaEnhanced Chemical Vapor Deposition，PECVD)或高密度等离子体化学气相沉积法(HDPCVD)或分子束外延(Molecular Beam Epitaxy，MBE)或原子层沉积(Atomic layerdeposition，ALD)或热蒸发火氧化或磁控溅射等工艺。在本申请的一个优选实施例中，所述假栅层状结构优选横跨所有的所述鳍部，但在本申请的其他实施例中，所述假栅层状结构还可以横跨1个或2个所述鳍部，本申请对此并不做限定，具体视实际情况而定。
在形成了假栅层状结构之后，对所述假栅层状结构进行图形化，形成所述假栅结构，所述假栅结构覆盖所述锗鳍的部分顶部表面和侧壁表面，位于所述假栅结构朝向所述硅单晶半导体衬底一侧的锗鳍为沟道区；同样的，所述假栅结构包括假栅介质层和位于所述假栅介质层背离所述浅沟槽隔离一侧表面的假栅，所述假栅介质层的材质可以是氧化硅，所述假栅的材质可以为多晶硅或非晶硅或微晶硅或多晶锗或非晶锗或非晶碳等，所述假栅介质层和假栅的材质选择以提高与周围其他材料的刻蚀选择性。
S105：形成栅堆叠的侧墙；
具体地，先采用PECVD、磁控溅射等工艺形成氧化硅或氮氧化硅或类金刚石膜(DLC)等绝缘介质材料，然后采用各向异性的刻蚀工艺去除水平(平行于假栅结构延伸方向)部分而仅在所述假栅结构两侧保留形成的绝缘介质材料，形成所述侧墙。
S106：在栅堆叠两侧鳍部上形成源漏区；
具体地，在所述鳍部表面、所述沟道区两侧形成轻掺杂源漏区。对于P型FinFET器件，所述轻掺杂源漏区通过注入B或In或BF2等掺杂剂后采用尖峰退火、快速退火等工艺激活形成，对于N型FinFET器件，所述轻掺杂源漏区通过注入As或P等掺杂剂后采用尖峰退火、快速退火等工艺激活形成。
然后清洁所述轻掺杂源漏区的顶部，去除注入、退火过程中的原生氧化物。最后通过提高掺杂剂剂量，形成源区和漏区。
S107：刻蚀去除所述栅堆叠，并在侧墙内形成替代栅堆叠。
具体地，所述刻蚀去除所述栅堆叠，并在侧墙内形成替代栅堆叠包括：
去除所述假栅结构，留下栅极开口；
在所述栅极开口中沉积高K材料，形成栅极介质层；
在所述栅极介质层表面沉积导电材料，形成栅极。
在本实施例中，所述替代栅堆叠包括栅极介质层以及所述栅极。沉积高K材料和导电材料所采用的工艺可以为HDPCVD或MOCVD或MBE或ALD。所述高K材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)；钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。所述栅极的材料包括但不限于多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，所述栅极600B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。
在上述实施例的基础上，在本申请的一个优选实施例中，所述栅极介质层与栅极之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，所述栅极与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成所述栅极与阻挡层的材料同时沉积在所述栅极介质层上，因此所述栅极600B包括上述阻挡层的材料。之后，进一步刻蚀ILD形成暴露所述抬升源区HS和抬升漏区HD的接触孔，在接触孔内填充W、Al、Cu、Ti、Ta、Mo等金属、金属合金、金属氮化物等形成接触塞。并进一步优选地在此之前在接触孔内形成镍基金属硅化物以降低接触电阻。
下面对本申请实施例提供的半导体结构进行说明，下文描述的半导体结构与上文描述的半导体结构的制备方法可相互对应参照。
相应的，本申请实施例还提供了一种半导体结构，所述半导体结构由上述任一实施例所述的半导体结构的制备方法制备获得，包括：
单晶半导体衬底，所述单晶半导体衬底一侧表面具有第二氧化结构；
位于所述第二氧化结构表面的多个鳍部；
位于第二氧化结构表面，且位于相邻鳍部之间的浅沟槽隔离。
所述第二氧化结构经过浓缩氧化(condense)工艺的处理后形成，其主要以锗化硅GeOx为主，所述第二氧化结构可以使得第一单晶半导体结构与单晶半导体衬底中的单晶锗层完全隔离。
可选的，所述单晶半导体衬底为单晶硅衬底或为多层结构；
所述多层结构包括单晶硅衬底和位于所述单晶硅衬底上的单晶锗层或单晶三五族化合物层或单晶碳化硅层或单晶锗层、单晶三五族化合物层和单晶碳化硅层中至少两种的层叠结构。
可选的，还包括：位于所述鳍部侧壁上、且夹于鳍部和浅沟槽隔离之间的第一氧化结构，所述第一氧化结构与所述浅沟槽隔离顶部平齐，并且低于鳍部的顶部。
同样的，所述第一氧化结构由浓缩氧化(condense)工艺的处理后形成，可以进一步提高锗化硅中锗的含量，从而提高载流子的迁移率和器件性能。
可选的，还包括：跨所述鳍部的替代栅堆叠；
位于替代栅堆叠的两侧、鳍部两端的源漏区。
可选的，所述鳍部为第一单晶SiGe结构；
或
第一单晶SiGe结构和位于第一单晶SiGe结构背离所述单晶半导体衬底一侧的第二单晶SiGe结构的组合；
或
第一单晶SiGe结构和位于第一单晶SiGe结构背离所述单晶半导体衬底一侧的纯Ge结构的组合；
所述第二单晶SiGe结构的锗含量大于所述第一单晶SiGe结构的锗含量。具体地，所述第一单晶SiGe结构的锗含量的取值范围为10％-75％。在所述鳍部由第一单晶SiGe结构和第二单晶SiGe结构或纯Ge结构的组合时，所述第一单晶SiGe结构作为沟道区的应变缓冲层，从而在第一单晶SiGe结构上进一步形成锗浓度更高的二单晶SiGe结构或纯Ge结构作为沟道区，进而进一步提高所述半导体结构的载流子浓度。
综上所述，本申请实施例提供了一种半导体结构及其制备方法，其中，所述半导体结构的制备方法在形成鳍部之前，在单晶半导体衬底上首先形成非单晶膜层，然后即可以在预设区域直接形成鳍部。这是由于所述非单晶膜层的存在，使得在形成所述鳍部的过程中，在非单晶膜层上会形成缺陷较多且非单晶结构的膜层结构，这些非单晶结构的膜层结构可以很容易地利用现有的刻蚀工艺或通过鳍部的外延过程的工艺参数控制来去除，从而达到只在所述预设区域中保留所述鳍部的目的。在形成所述鳍部的过程中无需对形成鳍部的材料的单晶结构进行刻蚀工艺的开发，也无需克服在浅沟槽隔离之间的沟槽中选择性外延鳍部的技术难题，为利用高迁移率沟道材料形成形貌良好的鳍部提供了可能。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (25)

1.一种半导体结构的制备方法，其特征在于，包括：
提供单晶半导体衬底；
对所述单晶半导体衬底上预设区域之外的区域形成非单晶膜层；
在所述预设区域上形成鳍部。
2.根据权利要求1所述的方法，其特征在于，所述单晶半导体衬底包括单晶硅衬底以及位于所述单晶硅衬底上的单晶结构层。
3.根据权利要求2所述的方法，其特征在于，所述单晶结构层包括单晶锗层或单晶锗化硅层或单晶碳化硅层中任意一层或至少两种的叠层结构。
4.根据权利要求1所述的方法，其特征在于，所述对所述单晶半导体衬底上预设区域之外的区域形成非单晶膜层包括：
利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层。
5.根据权利要求4所述的方法，其特征在于，所述利用预设杂质粒子对所述单晶半导体衬底上预设区域之外的区域进行等离子体处理，以形成位于所述预设区域之外的非单晶膜层包括：
在所述单晶半导体衬底上形成第一掩模图形，所述第一掩膜图形覆盖区域为预设区域；
以所述第一掩模图形为掩膜，利用预设杂质粒子对所述单晶半导体衬底进行等离子体处理，以在所述第一掩模图形覆盖区域之外的区域形成非单晶膜层；
去除所述第一掩膜图形。
6.根据权利要求5所述的方法，其特征在于，所述预设杂质粒子包括氩粒子、氮粒子、硼粒子、砷粒子、铟粒子、磷粒子或氟化硼粒子中任一种或几种的组合。
7.根据权利要求6所述的方法，其特征在于，所述等离子体处理的剂量范围为2×1014-2×1015/cm2。
8.根据权利要求6所述的方法，其特征在于，等离子体处理能量范围为15KeV-30KeV。
9.根据权利要求1所述的方法，其特征在于，所述在所述预设区域上形成所述鳍部包括：
通过外延工艺在所述预设区域上形成第一单晶半导体结构。
10.根据权利要求9所述的方法，其特征在于，所述通过外延工艺在所述预设区域上形成第一单晶半导体结构包括：
在所述单晶半导体衬底表面外延生长半导体层，以形成覆盖所述预设区域的第一单晶半导体结构和覆盖所述非单晶膜层的非单晶膜层结构；
利用湿法选择性刻蚀工艺去除所述非单晶膜层结构。
11.根据权利要求9所述的方法，其特征在于，所述通过外延工艺在所述预设区域上形成第一单晶半导体结构包括：
在所述单晶半导体衬底表面外延生长半导体层，并在半导体层的外延生长过程中掺入选择性刻蚀气体，以仅在所述预设区域中形成第一单晶半导体结构。
12.根据权利要求9所述的方法，其特征在于，形成所述第一单晶半导体结构之后还包括：
利用浓缩氧化工艺对所述第一单晶半导体结构和所述单晶半导体衬底进行氧化处理，其中，在所述第一单晶半导体结构表面形成包围所述第一单晶半导体结构的第一氧化结构，在所述单晶半导体衬底表面形成第二氧化结构。
13.根据权利要求12所述的方法，其特征在于，在进行浓缩氧化处理之后，进一步包括以第一单晶半导体结构为应变缓冲层在其上形成第二单晶半导体结构。
14.根据权利要求12所述的方法，其特征在于，形成所述第一氧化结构和第二氧化结构之后还包括：
在鳍部两侧形成浅沟槽隔离。
15.根据权利要求1至14之一所述的方法，其特征在于，还包括：
跨所述鳍部形成栅堆叠；
形成栅堆叠的侧墙；
在栅堆叠两侧鳍部上形成源漏区。
16.根据权利要求15所述的方法，其特征在于，在形成源漏区之后，还包括：
刻蚀去除所述栅堆叠，并在侧墙内形成替代栅堆叠。
17.一种半导体结构，其特征在于，包括：
单晶半导体衬底，所述单晶半导体衬底表面上具有第二氧化结构；
位于所述第二氧化结构表面的至少一个鳍部；
位于第二氧化结构表面，且位于相邻鳍部之间的浅沟槽隔离。
18.根据权利要求17所述的半导体结构，其特征在于，还包括：
位于所述鳍部侧壁上、且夹于鳍部和浅沟槽隔离之间的第一氧化结构，所述第一氧化结构与所述浅沟槽隔离顶部平齐，并且低于鳍部的顶部。
19.根据权利要求17或18任一项所述的半导体结构，还包括：
跨所述鳍部的替代栅堆叠；
位于替代栅堆叠的两侧、鳍部两端的源漏区。
20.根据权利要求17所述的半导体结构，其特征在于，所述单晶半导体衬底包括单晶硅衬底以及位于所述单晶硅衬底上的单晶结构层。
21.根据权利要求20所述的半导体结构，其特征在于，所述单晶结构层包括单晶锗层或单晶锗化硅层或单晶碳化硅层或单晶锗层和单晶锗化硅层和单晶碳化硅层中任意一层或至少两种的叠层结构。
22.根据权利要求17所述的半导体结构，其特征在于，所述鳍部包括第一单晶SiGe结构。
23.根据权利要求22所述的半导体结构，其特征在于，所述鳍部进一步包括位于第一单晶SiGe结构上的第二单晶SiGe结构或纯Ge结构。
24.根据权利要求23所述的半导体结构，其特征在于，所述第二单晶SiGe结构的Ge含量高于所述第一单晶SiGe结构。
25.根据权利要求22-24任一项所述的半导体结构，其特征在于，所述第一单晶SiGe结构的Ge含量为10％-75％。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1653608A (zh) * 2002-06-03 2005-08-10 国际商业机器公司 体半导体的鳍状fet器件及其形成方法
KR20080088973A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102637592A (zh) * 2012-04-20 2012-08-15 中国科学院微电子研究所 一种半导体结构的制造方法
CN103839814A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US20160372553A1 (en) * 2015-06-17 2016-12-22 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and related manufacturing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1653608A (zh) * 2002-06-03 2005-08-10 国际商业机器公司 体半导体的鳍状fet器件及其形成方法
KR20080088973A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102637592A (zh) * 2012-04-20 2012-08-15 中国科学院微电子研究所 一种半导体结构的制造方法
CN103839814A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US20160372553A1 (en) * 2015-06-17 2016-12-22 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and related manufacturing method

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