CN108962874A - 半导体结构及其制造方法以及半导体元件的终端区结构 - Google Patents

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Abstract

本发明提供一种半导体结构，包括基底、第一介电层、第一导体层、定位部、两个间隙壁与第二导体层。基底具有第一沟槽。第一介电层设置于第一沟槽的表面上。第一导体层填入第一沟槽，且位于第一介电层上。定位部设置于基底上，且具有第一开口。第一开口暴露出第一沟槽。间隙壁设置于第一开口的两个侧壁上，且暴露出第一导体层。第二导体层填入第一开口，且电性连接至第一导体层。上述半导体结构可在维持高崩溃电压的情况下，同时防止漏电流的产生。本发明另提供半导体结构的制造方法以及半导体元件的终端区结构。

Description

半导体结构及其制造方法以及半导体元件的终端区结构
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一种可提高崩溃电压(breakdown voltage)的半导体结构及其制造方法以及半导体元件的终端区结构。
背景技术
在半导体结构的内连线处理中，在导线(如，栅极汇流排线(gate bus)上形成接触窗时，用以形成导线的沟槽需要较大的开口，以确保接触窗与导线之间可有效地进行连接。
在进行沟槽的蚀刻处理时，较大的开口会形成较深的沟槽。然而，深沟槽中的电极与基底距离较短，会造成崩溃电压(breakdown voltage)降低，且容易产生漏电流。
发明内容
本发明提供一种半导体结构及其制造方法以及半导体元件的终端区结构，其可在维持高崩溃电压的情况下，同时防止漏电流的产生。
本发明提出一种半导体结构，包括基底、第一介电层、第一导体层、定位部、两个间隙壁与第二导体层。基底具有第一沟槽。第一介电层设置于第一沟槽的表面上。第一导体层填入第一沟槽，且位于第一介电层上。定位部设置于基底上，且具有第一开口。第一开口暴露出第一沟槽。间隙壁设置于第一开口的两个侧壁上，且暴露出第一导体层。第二导体层填入第一开口，且电性连接至第一导体层。
依照本发明的一实施例所述，在上述半导体结构中，第一开口可完全暴露出第一沟槽。
依照本发明的一实施例所述，在上述半导体结构中，第一开口的宽度可大于或等于第一沟槽的宽度。
依照本发明的一实施例所述，在上述半导体结构中，间隙壁可至少覆盖部分第一介电层。
依照本发明的一实施例所述，在上述半导体结构中，间隙壁之间的间距例如是由上至下递减。
依照本发明的一实施例所述，在上述半导体结构中，还可包括第二介电层。第二介电层设置于定位部上，且具有第二开口。第二开口暴露出第一开口。
依照本发明的一实施例所述，在上述半导体结构中，第二导体层还可延伸设置于第二开口中。
依照本发明的一实施例所述，在上述半导体结构中，还可包括第三导体层。第三导体层设置于第二介电层上与第二导体层上。
本发明提出一种半导体结构的制造方法，包括以下步骤。提供基底，基底具有第一沟槽。在第一沟槽的表面上形成第一介电层。在第一沟槽中的第一介电层上形成第一导体层。在基底上形成定位部。定位部具有第一开口，且第一开口暴露出第一沟槽。在第一开口的两个侧壁上分别形成两个间隙壁。间隙壁间暴露出第一导体层。形成填入第一开口的第二导体层。第二导体层电性连接至第一导体层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，定位部的形成方法可包括以下步骤。在基底上形成定位材料层。对定位材料层进行图案化处理。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一开口可完全暴露出第一沟槽。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，第一开口的宽度可大于或等于第一沟槽的宽度。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，间隙壁的形成方法可包括以下步骤。在第一开口上形成间隙壁材料层。对间隙壁材料层进行回蚀刻处理。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，间隙壁可至少覆盖部分第一介电层。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，间隙壁之间的间距例如是由上至下递减。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在定位部上形成第二介电层。对第二介电层进行图案化处理，而在第二介电层中形成第二开口。第二开口暴露出第一开口。
依照本发明的一实施例所述，在上述半导体结构的制造方法中，还可包括在第二介电层上与第二导体层上形成第三导体层。
本发明提出一种半导体元件的终端区(terminal area)结构，包括基底、第一介电层、第一导体层、定位部、两个间隙壁与第二导体层。基底具有第一沟槽与多个第二沟槽。第一沟槽与多个第二沟槽相交。第一介电层设置于第一沟槽的表面上与多个第二沟槽的表面上。第一导体层填入第一沟槽与多个第二沟槽，且位于第一介电层上。定位部设置于基底上，且具有第一开口。第一开口暴露出第一沟槽。间隙壁设置于第一开口的两个侧壁上，且暴露出第一导体层。第二导体层填入第一开口，且电性连接至第一导体层。
依照本发明的一实施例所述，在上述半导体元件的终端区结构中，多个第二沟槽可彼此平行。
依照本发明的一实施例所述，在上述半导体元件的终端区结构中，间隙壁至少覆盖部分第一介电层。
依照本发明的一实施例所述，在上述半导体元件的终端区结构中，第一沟槽与多个第二沟槽为同一道处理形成。
基于上述，在本发明所提出的半导体结构及其制造方法以及半导体元件的终端区结构中，可通过定位部对填入第一开口的第二导体层进行定位，且可利用位于定位部的第一开口的侧壁上的间隙壁隔离第二导体层与基底，藉此可确保第二导体层与第一导体层之间有效地连接，且可有效地防止漏电流的产生。由于此构造可确保第二导体层与第一导体层可有效连接，所以无需形成较大孔径的第一沟槽，因此可形成孔径较小且较浅的第一沟槽，以避免崩溃电压降低。另外，本发明所提出的半导体结构及其制造方法以及半导体元件的终端区结构的处理复杂度低。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明一实施例的半导体结构的上视图；
图2A至图2I为沿着图1中的I-I’剖面线的半导体结构的制作流程剖面图；
图3A至图3I为沿着图1中的II-II’剖面线的半导体结构的制作流程剖面图；
图4为沿着图1中的III-III’剖面线的半导体结构的剖面图。
附图标号说明：
100：基底
100a：第一导电型基底层
100b：第一导电型磊晶层
102：第一沟槽
104：第二沟槽
106：第二导电型井区
108：第一介电层
110：第一导体层
112：定位材料层
112a：定位部
114：第一开口
116：第二介电层
118：第二开口
120：间隙壁材料层
120a：间隙壁
122：第二导体层
124：第三导体层
126：半导体结构
具体实施方式
图1为本发明一实施例的半导体结构的上视图。为了清楚地进行说明，在图1中省略显示图2I与图3I中的部分构件。图2A至图2I为沿着图1中的I-I’剖面线的半导体结构的制作流程剖面图。图3A至图3I为沿着图1中的II-II’剖面线的半导体结构的制作流程剖面图。图4为沿着图1中的III-III’剖面线的半导体结构的剖面图。
请同时参照图1、图2A与图3A，提供基底100，基底100具有第一沟槽102。此外，基底100更可具有多个第二沟槽104，第一沟槽102与第二沟槽104相交。第二沟槽104可彼此平行。第一沟槽102与第二沟槽104可通过对基底100进行图案化处理而同时形成，但本发明并不以此为限。图案化处理例如是组合使用微影处理与蚀刻处理。
基底100可为单层结构或多层结构。在此实施例中，基底100是以多层结构为例来进行说明。举例来说，基底100可包括第一导电型基底层100a与第一导电型磊晶层100b。第一导电型磊晶层100b设置于第一导电型基底层100a上。此外，在基底100中可具有第二导电型井区106。所属技术领域具有通常知识者可依照处理需求来调整第一沟槽102、第二沟槽104与第二导电型井区106的形成顺序。
第一导电型可为N型或P型中的一个，第二导电型可为N型或P型中的另一个。在此实施例中，第一导电型是以N型为例来进行说明，且第二导电型是以P型为例来进行说明。
请同时参照图1、图2B与图3B，在第一沟槽102的表面上形成第一介电层108，且更可同时在第二沟槽104的表面上与基底100的顶面上形成第一介电层108。第一介电层108的材料例如是氧化物。第一介电层108的形成方法例如是热氧化法或化学气相沉积法。
在第一介电层108上形成填入第一沟槽102的第一导体层110，且第一导体层110更可同时填入第二沟槽104。位于第一沟槽102中的第一导体层110与位于第二沟槽104中的第一导体层110彼此相互连接。在此实施例中，位于第一沟槽102中的第一导体层110可用以作为栅极汇流排(gate bus)，且位于第二沟槽104中的第一导体层110可用以作为栅极。第一导体层110的材料例如是掺杂多晶硅。第一导体层110的形成方法例如是先在第一介电层108上形成填满第一沟槽102与第二沟槽104的第一导体材料层(未显示)，再对第一导体材料层进行回蚀刻处理。第一导体材料层的形成方法例如是化学气相沉积法。
在位于基底100的顶面上的第一介电层108上形成定位材料层112，定位材料层112更可覆盖第一导体层110。定位材料层112的材料例如是多晶硅、氮化物或氧化物。
请同时参照图1、图2C与图3C，对定位材料层112进行图案化处理，而在位于基底100的顶面上的第一介电层108上形成定位部112a。图案化处理例如是组合使用微影处理与蚀刻处理。
定位部112a具有第一开口114，且第一开口114暴露出第一沟槽102。在此实施例中，第一开口114可完全暴露出第一沟槽102。第一开口114的宽度可大于或等于第一沟槽102的宽度。在此实施例中，第一开口114的宽度是以大于第一沟槽102的宽度为例来进行说明。
请同时参照图1、图2D与图3D，在定位部112a上形成第二介电层116。第二介电层116的材料例如是氧化物。第二介电层116的形成方法例如是化学气相沉积法。
请同时参照图1、图2E与图3E，对第二介电层116进行图案化处理，而在第二介电层116中形成第二开口118。第二开口118可暴露出第一开口114。在此图案化处理中，为了避免位于第一沟槽102的侧壁上的第一介电层108受到损害，因此在第一导体层110上会残留部份第二介电层116。图案化处理例如是组合使用微影处理与蚀刻处理。
请同时参照图1、图2F与图3F，在第一开口114上形成间隙壁材料层120。间隙壁材料层120的材料为介电材料，例如为氮化物或氧化物。间隙壁材料层120的形成方法例如是化学气相沉积法。
请同时参照图1、图2G与图3G，对间隙壁材料层120进行回蚀刻处理，而在第一开口114的两个侧壁上形成两个间隙壁120a。间隙壁120a可至少覆盖部分第一介电层108，以保护间隙壁120a下方的第一介电层108。在此实施例中，间隙壁120a完全覆盖第一介电层108，但本发明并不以此为限。在其他实施例中，间隙壁120a也可覆盖部分残留在第一导体层110上的第二介电层116。间隙壁120a之间的间距例如是由上至下递减。
在此实施例中，是以先形成第二介电层116，再形成间隙壁120a为例来进行说明，但本发明并不以此为限。在另一实施例中，也可先形成间隙壁120a，再形成第二介电层116。
请同时参照图1、图2H与图3H，移除残留在第一导体层110上的第二介电层116，以使得间隙壁120a可暴露出第一导体层110。残留在第一导体层110上的第二介电层116的移除方法例如是干式蚀刻法。在移除残留在第一导体层110上的第二介电层116的同时，可能会同时移除其他位置上(如，定位部112a上)的部分第二介电层116。
请同时参照图1、图2I与图3I，形成填入第一开口114的第二导体层122。第二导体层122电性连接至第一导体层110。第二导体层122更可延伸设置于第二开口118中。第二导体层122的材料例如是钨等金属。第二导体层122的形成方法例如是先在第一导体层110上形成填满第一开口114的第二导体材料层(未显示)，再对第二导体材料层进行回蚀刻处理。第二导体材料层的形成方法例如是物理气相沉积法。
在第二介电层116上与第二导体层122上形成第三导体层124。第三导体层124的材料例如是铝等金属。第三导体层124的形成方法例如是物理气相沉积法。
以下，通过图1、图2I、图3I与图4来说明本实施例的半导体结构126。
请参照图1、图2I、图3I与图4，半导体结构126包括基底100、第一介电层108、第一导体层110、定位部112a、两个间隙壁120a与第二导体层122。基底100具有第一沟槽102。第一介电层108设置于第一沟槽102的表面上。第一导体层110填入第一沟槽102，且位于第一介电层108上。定位部112a设置于基底100上，且具有第一开口114。第一开口114暴露出第一沟槽102。此外，第一介电层108更可延伸设置于所述定位部112a与所述基底100之间。间隙壁120a设置于第一开口114的两个侧壁上，且暴露出第一导体层110。第二导体层122填入第一开口114，且电性连接至第一导体层110。此外，第二介电层116设置于定位部112a上，且具有第二开口118。第二开口118暴露出第一开口114。第二导体层122更可延伸设置于第二开口118中。第三导体层124设置于第二介电层116上与第二导体层122上。
当半导体结构126用以作为半导体元件的终端区结构时，在基底100中更具有多个第二沟槽104，第一沟槽102与第二沟槽104相交。多个第二沟槽104可彼此平行。第一介电层108更可设置于第二沟槽104的表面上，且第一导体层110更可填入第二沟槽104。位于第一沟槽102中的第一导体层110与位于第二沟槽104中的第一导体层110彼此相互连接。
半导体结构126的各构件的材料、特性、形成方法与配置方式已于上述实施例中进行详尽地说明，于此不再重复说明。
基于上述可知，上述实施例的半导体结构126及其制造方法以及半导体元件的终端区结构中，可通过定位部112a对填入第一开口114的第二导体层122进行定位，且可利用位于定位部112a的第一开口114的侧壁上的间隙壁120a隔离第二导体层122与基底100，藉此可确保第二导体层122与第一导体层110之间可有效地进行连接，且可有效地防止漏电流的产生。由于第二导体层122与第一导体层110之间可有效地进行连接，所以无需形成较大孔径的第一沟槽102，因此可形成孔径较小且较浅的第一沟槽102，以避免崩溃电压降低。另外，上述实施例的半导体结构126及其制造方法以及半导体元件的终端区结构的处理复杂度低。
综上所述，上述实施例的半导体结构及其制造方法以及半导体元件的终端区结构可在维持高崩溃电压的情况下，同时防止漏电流的产生。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求书所界定的为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底，具有第一沟槽；
第一介电层，设置于所述第一沟槽的表面上；
第一导体层，填入所述第一沟槽，且位于所述第一介电层上；
定位部，设置于所述基底上，且具有第一开口，其中所述第一开口暴露出所述第一沟槽；
两个间隙壁，设置于所述第一开口的两个侧壁上，且暴露出所述第一导体层；以及
第二导体层，填入所述第一开口，且电性连接至所述第一导体层。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一开口的宽度大于或等于所述第一沟槽的宽度。
3.根据权利要求1所述的半导体结构，其特征在于，所述两个间隙壁至少覆盖部分所述第一介电层。
4.根据权利要求1所述的半导体结构，其特征在于，所述两个间隙壁之间的间距由上至下递减。
5.根据权利要求1所述的半导体结构，其特征在于，还包括第二介电层，设置于所述定位部上，且具有第二开口，其中所述第二开口暴露出所述第一开口。
6.根据权利要求5所述的半导体结构，其特征在于，所述第二导体层还延伸设置于所述第二开口中。
7.根据权利要求5所述的半导体结构，其特征在于，还包括第三导体层，设置于所述第二介电层上与所述第二导体层上。
8.一种半导体结构的制造方法，其特征在于，包括：
提供基底，其中所述基底具有第一沟槽；
在所述第一沟槽的表面上形成第一介电层；
在所述第一沟槽中的所述第一介电层上形成第一导体层；
在所述基底上形成定位部，其中所述定位部具有第一开口，且所述第一开口暴露出所述第一沟槽；
在所述第一开口的两个侧壁上分别形成两个间隙壁，其中所述两个间隙壁间暴露出所述第一导体层；以及
形成填入所述第一开口的第二导体层，其中所述第二导体层电性连接至所述第一导体层。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述定位部的形成方法包括：
在所述基底上形成定位材料层；以及
对所述定位材料层进行图案化处理。
10.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述第一开口的宽度大于或等于所述第一沟槽的宽度。
11.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述两个间隙壁的形成方法包括：
在所述第一开口上形成间隙壁材料层；以及
对所述间隙壁材料层进行回蚀刻处理。
12.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述两个间隙壁至少覆盖部分所述第一介电层。
13.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述两个间隙壁之间的间距由上至下递减。
14.根据权利要求8所述的半导体结构的制造方法，其特征在于，还包括：
在所述定位部上形成第二介电层；以及
对所述第二介电层进行图案化处理，而在所述第二介电层中形成第二开口，其中所述第二开口暴露出所述第一开口。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，还包括在所述第二介电层上与所述第二导体层上形成第三导体层。
16.一种半导体元件的终端区结构，其特征在于，包括：
基底，具有第一沟槽与多个第二沟槽，其中所述第一沟槽与所述多个第二沟槽相交；
第一介电层，设置于所述第一沟槽的表面上与所述多个第二沟槽的表面上；
第一导体层，填入所述第一沟槽与所述多个第二沟槽，且位于所述第一介电层上；
定位部，设置于所述基底上，且具有第一开口，其中所述第一开口暴露出所述第一沟槽；
两个间隙壁，设置于所述第一开口的两个侧壁上，且暴露出所述第一导体层；以及
第二导体层，填入所述第一开口，且电性连接至所述第一导体层。
17.根据权利要求16所述的半导体元件的终端区结构，其特征在于，所述多个第二沟槽彼此平行。
18.根据权利要求16所述的半导体元件的终端区结构，其特征在于，所述两个间隙壁至少覆盖部分所述第一介电层。
19.根据权利要求16所述的半导体元件的终端区结构，其特征在于，所述第一沟槽与所述多个第二沟槽为同一道处理形成。
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