CN108933133A - 肖特基二极管及其制造方法、电荷泵电路以及eeprom - Google Patents

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Abstract

本发明公开了一种肖特基二极管及其制造方法、电荷泵电路以及EEPROM，肖特基二极管包括半导体衬底、金属层、以及在阳极区的半导体衬底中形成具有第一掺杂深度的P型掺杂区。因为肖特基二极管中有P型掺杂区可以改善肖特基二极管的反向漏电现象，提高其反向击穿电压。将肖特基二极管用作电荷泵电路的开关控制器件，因为肖特基二极管本身具有较低的正向开启电压，且具有高的反向击穿电压，可以提高电荷泵电路的效率，而且，包含所述肖特基二极管的电荷泵电路的占用(版图)面积大大减小。此外，这种高效率的电荷泵电路可以使用于EEPROM中，特别是0.13um及以下的EEPROM中，为EEPROM提供输入电压。

Description

肖特基二极管及其制造方法、电荷泵电路以及EEPROM
技术领域
本发明涉及半导体技术领域，特别涉及一种肖特基二极管及其制造方法、电荷泵电路以及EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)。
背景技术
存储器技术是推动信息时代发展的关键技术领域之一，随着因特网、无线电话、计算机、网络等的快速发展，人们不断要求有更好的存储器技术。例如，EEPROM是一种掉电后数据不丢失的存储芯片，其可以在电脑上或专用设备上擦除已有信息，重新编程。EEPROM通常需要一个电荷泵电路来为其提供一个输入电压，目前，用于EEPROM的电荷泵电路中，常用ZMOS(Zero-Metal Oxide Semiconductor)作为电荷泵电路的开关控制器件，但是因为ZMOS自身具有一定的体开启电压，导致电荷泵电路的正向开启电压偏高，降低EEPROM的电荷泵电路的效率。
因此，有必要提供一种高效率的电荷泵电路。
发明内容
本发明所要解决的技术问题是提供一种采用肖特基二极管作为开关控制器件的电荷泵电路，将其使用于EEPROM中，以提高EEPROM中的电荷泵电路的效率。
为解决上述技术问题及相关问题，本发明提供的肖特基二极管包括：
半导体衬底，所述半导体衬底中包括阳极区和阴极区；
P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度；
金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。
可选的，在所述的肖特基二极管中，所述半导体衬底中还包括N型阱，所述阳极区和阴极区位于所述N型阱中，所述N型阱具有第二掺杂深度，所述第二掺杂深度大于所述第一掺杂深度。
可选的，在所述的肖特基二极管中还包括沟槽结构，所述沟槽结构将所述半导体衬底分隔为所述阳极区和阴极区。
进一步的，在所述的肖特基二极管中，所述沟槽结构为浅沟槽结构。
可选的，在所述的肖特基二极管中，P型掺杂区的掺杂浓度为1*1012cm-3至1*1014cm-3。
进一步的，在所述的肖特基二极管中，P型掺杂区的掺杂浓度为1*1013cm-3。
可选的，在所述的肖特基二极管中，P型掺杂区的线宽为0.1um至1um。
进一步的，在所述的肖特基二极管中，P型掺杂区的线宽为0.2um、0.5um或者0.9um。
可选的，在所述阴极区的半导体衬底中还形成有N型掺杂区，所述N型掺杂区具有第三掺杂深度，所述第三掺杂深度小于所述第一掺杂深度。
可选的，在所述的肖特基二极管中，所述金属层为金属硅化物层。
进一步的，在所述的肖特基二极管中，所述金属层为钨的、镍的、钛的或者钴的硅化物层。
进一步的，在所述的肖特基二极管中，所述肖特基二极管还包括接触电极，所述接触电极位于所述金属层上。
进一步的，在所述的肖特基二极管中，所述接触电极包括接触孔和金属线。
根据本发明的另一面，本发明还提供一种肖特基二极管的制造方法，包括：
提供半导体衬底，在所述半导体衬底中定义阳极区和阴极区；
形成P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度；
形成金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。
可选的，在提供一半导体衬底的步骤中还包括：在所述半导体衬底中形成一N型阱，所述阳极区和阴极区位于所述N型阱中，所述N型阱具有第二掺杂深度，所述第二掺杂深度大于所述第一掺杂深度。
可选的，在所述的肖特基二极管的制造方法中，P型掺杂区的掺杂浓度为1*1012cm-3至1*1014cm-3。
进一步的，在所述的肖特基二极管的制造方法中，P型掺杂区的掺杂浓度为1*1013cm-3。
可选的，在所述的肖特基二极管的制造方法中，P型掺杂区的线宽为0.1um至1um。
进一步的，在所述的肖特基二极管的制造方法中，P型掺杂区的线宽为0.2um、0.5um或者0.9um。
可选的，在提供一半导体衬底的步骤中还包括：在所述半导体衬底中形成沟槽结构，所述沟槽结构将所述半导体衬底分隔为所述阳极区和阴极区。
可选的，在形成P型掺杂区和形成金属层之间，还包括在所述阴极区的半导体衬底中形成N型掺杂区，所述N型掺杂区具有第三掺杂深度，所述第三掺杂深度小于所述第一掺杂深度。
可选的，所述制造方法还包括在所述金属层上形成接触电极。
根据本发明的又一面，本发明还提供一种包括上述的肖特基二极管的电荷泵电路，所述肖特基二极管在所述电荷泵电路中起开关控制作用。
此外，本发明还提供一种包括上述的电荷泵电路的电可擦可编程只读存储器，所述电荷泵电路为所述电可擦可编程只读存储器提供输入电压。
与现有技术相比，本发明具有以下有益效果：
本发明的肖特基二极管包括半导体衬底、金属层、以及在阳极区的半导体衬底中形成具有第一掺杂深度的P型掺杂区。因为所述肖特基二极管中有P型掺杂区可以改善肖特基二极管的反向漏电现象，提高其反向击穿电压。将所述肖特基二极管用作电荷泵电路的开关控制器件，因为肖特基二极管本身具有较低的正向开启电压，且本发明的肖特基二极管具有高的反向击穿电压，可以提高电荷泵电路的效率，而且，包含所述肖特基二极管的电荷泵电路的占用(版图)面积大大减小。此外，这种高效率的电荷泵电路可以使用于EEPROM中，特别是0.13um及以下的EEPROM中，为EEPROM提供输入电压。
进一步的，所述肖特基二极管在半导体衬底中形成有第二掺杂深度的N型阱，所述第二掺杂深度大于所述第一掺杂深度，能够进一步降低所述肖特基二极管的正向开启电压。将所述肖特基二极管用作电荷泵电路的开关控制器件，可以进一步提高电荷泵电路的效率。该高效率的电荷泵电路特别合适应用于0.13um及以下的EEPROM中，为EEPROM提供输入电压。
附图说明
图1为本发明实施例中所述肖特基二极管的结构示意图；
图2为本发明实施例中所述肖特基二极管的制造方法的流程图；
图3至图6为本发明实施例中所述肖特基二极管的制造方法中各步骤对应的结构示意图；
图7为本发明实施例中所述肖特基二极管的电流-电压特性的数据表。
具体实施方式
下面将结合流程图和示意图对本发明的肖特基二极管及其制造方法、电荷泵电路以及EEPROM进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想之一在于，本发明提供一种肖特基二极管，包括：
半导体衬底，所述半导体衬底中包括阳极区和阴极区；
P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度；
金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。
相应的，本发明还提供一种肖特基二极管的制造方法，包括：
步骤S1、提供半导体衬底，在所述半导体衬底中定义阳极区和阴极区；
步骤S2、形成P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度；
步骤S3、形成金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。
另外，本发明的另一核心思想在于，本发明还提供一种包括上述肖特基二极管的电荷泵电路，所述肖特基二极管作为所述电荷泵电路的开关控制器件。
此外，本发明的又一核心思想在于，本发明还提供一种包括上述电荷泵电路的EEPROM，所述电荷泵电路为EEPROM提供输入电压。
本发明的肖特基二极管包括半导体衬底、金属层、以及在阳极区的半导体衬底中形成具有第一掺杂深度的P型掺杂区。因为所述肖特基二极管中有P型掺杂区可以改善肖特基二极管的反向漏电现象，提高其反向击穿电压。将所述肖特基二极管用作电荷泵电路的开关控制器件，因为肖特基二极管具有低的正向开启电压，且本发明的肖特基二极管具有高的反向击穿电压，可以提高电荷泵电路的效率。此外，这种高效率的电荷泵电路可以使用于EEPROM中，特别是0.13um及以下的EEPROM中，为EEPROM提供输入电压。
以下列举所述肖特基二极管及其制造方法、电荷泵电路以及EEPROM的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请参阅图1，示出了本发明一实施例中所述肖特基二极管的结构示意图。所述肖特基二极管包括：半导体衬底1；所述半导体衬底1作为肖特基二极管中的半导体部分，用于和金属相接触，基于半导体和金属之间的势垒形成肖特基二极管，所述半导体部分分为阳极区A和阴极区B(需要说明的是，与金属相接触且通过后续的接触电极引出阳极端的半导体部分定义为阳极区A，而与金属相接触且通过后续的接触电极引出阴极端的半导体部分定义为阴极区B)。本实施例中，所述半导体衬底1的材料可以为硅或绝缘体上硅(Silicon OnInsulator，SOI)，但是本发明对半导体衬底1的材料不做限制，例如，本实施例中，所述半导体衬底1为P型硅衬底；较佳的，所述肖特基二极管还包括沟槽结构11，所述沟槽结构11用于将半导体衬底1分隔为阳极区A和阴极区B(所述阳极区A和阴极区B可以但不限于间隔排列)；本实施例中，所述沟槽结构11为浅沟槽隔离结构(Shallow Trench Isolation，STI)，但是本发明对沟槽结构11的类型不做限制。
为了能够减弱所述肖特基二极管的反向漏电现象，提高其反向击穿电压，在本实施例中，在所述阳极区A的半导体衬底1中设置有P型掺杂区(P+)100，所述P型掺杂区100具有第一掺杂深度，较佳的，所述P型掺杂区100的掺杂浓度为1*1012cm-3至1*1014cm-3，例如所述P型掺杂区100的掺杂浓度为1*1013cm-3；而且，所述P型掺杂区100在如图1的X方向上的宽度D(定义为P型掺杂区100的线宽D)为0.1um至1um，例如P型掺杂区100的线宽D可以为0.2um、0.5um或0.9um。另外，本发明并不限定所述P型掺杂区100在所述阳极区A的半导体衬底1的具体位置以及数量，例如，本实施例中，如图1所示，可以在一个阳极区A的半导体衬底1的X方向上的两侧分别设置一个所述P型掺杂区100；在其他实施例中，所述P型掺杂区100可以为一个或者若干个，同时，所述P型掺杂区100可以位于在X方向上阳极区A的半导体衬底1的中间等区域。
优选的，为了进一步的降低所述肖特基二极管的正向开启电压，在所述半导体衬底1中还形成有N型阱(N-Well)10，且N阱10为深掺杂N型阱(Deep Doping N-Well，DDNW)，所述N型阱10具有第二掺杂深度，所述第二掺杂深度远大于所述第一掺杂深度。
金属层2，所述金属层2分别位于所述阳极区A和阴极区B上的半导体衬底1上，所述金属层2为肖特基二极管中与半导体相接触的金属部分，本实施例中，所述金属层2为金属硅化物层，用于减小接触电阻，具体地，所述金属硅化物层可以但不限于为钨的、镍的、钛的或者钴的硅化物层。
此外，为了进一步减小接触电阻，降低正向开启电压，所述肖特基二极管还包括设置于所述阴极区B的半导体衬底1中的N型掺杂区(N+)101，所述N型掺杂区101具有第三掺杂深度，优选的，所述第三掺杂深度小于所述第一掺杂深度。
当然，所述肖特基二极管还包括接触电极(欧姆接触电极)，所述接触电极包括接触孔3和金属线4等，如图1所示，以引出肖特基二极管的阳极端和阴极端。
相应的，请参阅图2至图6，其中图2示出了本发明实施例中所述肖特基二极管的制造方法的流程图，图3至图6示出了本发明实施例中所述肖特基二极管的制造方法中各步骤对应的结构示意图。
如图2所示，执行步骤S1，提供半导体衬底，在所述半导体衬底中定义阳极区和阴极区。具体地，本实施例中，提供的半导体衬底1的材料为硅或绝缘体上硅(Silicon OnInsulator，SOI)，但是本发明对半导体衬底1的材料不做限制，例如，本实施例中，所述半导体衬底1为P型硅衬底。所述半导体衬底1作为肖特基二极管中的半导体部分，用于和金属相接触，基于半导体和金属之间的势垒形成肖特基二极管，所述半导体部分分为阳极区A和阴极区B(需要说明的是，与金属相接触且通过后续的接触电极引出阳极端的半导体部分定义为阳极区A，而与金属相接触且通过后续的接触电极引出阴极端的半导体部分定义为阴极区B)。较佳的，在所述半导体衬底1中形成沟槽结构11，所述沟槽结构11用于将半导体衬底1分隔为阳极区A和阴极区B；详细的，图形化所述半导体衬底1，形成凹槽，向所述凹槽中填充绝缘材料，以形成所述沟槽结构11。所述沟槽结构11中的材料可以是氧化硅或氮化硅。所述沟槽结构11可以是浅沟槽隔离结构，但是本发明对沟槽结构11的类型不做限制，如图3所示。
进一步的，为了降低所述肖特基二极管的正向开启电压，在所述半导体衬底1中形成沟槽结构11之前，还包括通过掺杂工艺在所述半导体衬底1中形成N型阱10，且N阱10为深掺杂N型阱(Deep Doping N-Well，DDNW)，所述N型阱10具有第二掺杂深度，所述第二掺杂深度远大于后续形成的第一掺杂深度。
接下来，执行步骤S2，形成P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度。具体的，通过相应的离子注入工艺，在所述阳极区A的半导体衬底1中形成P型掺杂区100，较佳的，所述离子注入工艺可以包括两次以上的离子注入工艺，形成具有第一掺杂深度的P型掺杂区100，最终形成的所述P型掺杂区100的掺杂浓度为1*1012cm-3至1*1014cm-3，例如所述P型掺杂区100的掺杂浓度为1*1013cm-3；而且，所述P型掺杂区100在如图4的X方向上的宽度(定义为P型掺杂区100的线宽D)为0.1um至1um，例如P型掺杂区100的线宽D可以为0.2um、0.5um或0.9um，如图4所示。此外，本发明并不限定所述P型掺杂区100在所述阳极区A的半导体衬底1的具体位置以及数量，例如，本实施例中，如图4所示，可以在一个阳极区A的半导体衬底1的X方向上的两侧分别设置一个所述P型掺杂区100；在其他实施例中，所述P型掺杂区100可以为一个或者若干个，同时，所述P型掺杂区100可以位于在X方向上阳极区A的半导体衬底1的中间等区域。
为了减小接触电阻，进一步降低所述肖特基二极管的正向开启电压，在优选实施例中，所述肖特基二极管的制造方法还包括在形成后续金属层之前，对沟槽结构11露出的阴极区B的半导体衬底1进行N型离子注入，以形成N型掺杂区101，所述N型掺杂区101具有第三掺杂深度，且所述第三掺杂深度小于所述第一掺杂深度，如图5所示。
继续执行步骤S3，形成金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。具体地，首先，在所述半导体衬底1上沉积一金属(例如钨、镍、钛或者钴)；然后，通过退火工艺，使所述阳极区A的半导体衬底1和阴极区B的半导体衬底1与所述金属发生反应，形成金属硅化物；接下来，通过化学溶液去除未与半导体衬底相接触的金属，至此形成所述金属层2，如图6所示。
当然，在所述肖特基二极管的制造方法中还包括形成接触电极，所述接触电极包括接触孔3和金属线4，以引出肖特基二极管的阳极端和阴极端，所述接触电极的形成的方法与现有技术相同，在此不再赘述。
本实施例中，通过在阳极区A的半导体衬底1中设置所述P型掺杂区100，能够减弱肖特基二极管的反向漏电现象，从而提高其反向击穿电压，如本实施还提供了以所述P型掺杂区100的线宽D分别为0.2um、0.5um和0.9um下的电流-电压特性(IV)的数据，如图7所示，示出了本实施例通过实验测试得到的所述肖特二极管的IV数据表，从实验数据可以看到，在室温下，随着P型掺杂区100的线宽D从0.2um增加至0.9um，所述肖特基二极管的正向开启电压Vtf(在1uA电流下)变化不大，约为0.4V；但是反向击穿电压VR(在0.1uA电流下)从11.6V增加至18.2V。可见，增大P型掺杂区100的线宽D能够减弱肖特二极管的反向漏电现象，提高其反向击穿电压。同时，还给出了所述肖特基二极管在不同温度下的电压变化情况，全面的测试所述肖特基二极管的性能，以适用不同工作环境的使用。
因此，将上述肖特基二极管应用于电荷泵电路中，所述肖特基二极管取代现有的ZMOS，用以作为开关控制器件，因为肖特基二极管本身具有低的正向开启电压(约0.4V)，而且，本实施例中的肖特基二极管能够减弱其反向漏电现象，具有高的反向击穿电压的特性。因此，将其应用于电荷泵电路中，能够提高电荷泵电路的效率，而且，能够大大减小电荷泵电路的占用(版图)面积。
同样的，可以将包括所述肖特基二极管的电荷泵电路应用于EEPROM中，特别是0.13um及以下的EEPROM中，为EEPROM提供输入电压。
综上，本发明的肖特基二极管包括半导体衬底、金属层、以及在阳极区的半导体衬底中形成具有第一掺杂深度的P型掺杂区。因为所述肖特基二极管中有P型掺杂区可以改善肖特基二极管的反向漏电现象，提高其反向击穿电压。将所述肖特基二极管用作电荷泵电路的开关控制器件，因为肖特基二极管本身具有较低的正向开启电压，且本发明的肖特基二极管具有高的反向击穿电压，可以提高电荷泵电路的效率，而且，包含所述肖特基二极管的电荷泵电路的占用(版图)面积大大减小。此外，这种高效率的电荷泵电路可以使用于EEPROM中，特别是0.13um及以下的EEPROM中，为EEPROM提供输入电压。
进一步的，所述肖特基二极管在半导体衬底中形成有第二掺杂深度的N型阱，所述第二掺杂深度大于所述第一掺杂深度，能够进一步降低所述肖特基二极管的正向开启电压。将所述肖特基二极管用作电荷泵电路的开关控制器件，可以进一步提高电荷泵电路的效率。该高效率的电荷泵电路特别合适应用于0.13um及以下的EEPROM中，为EEPROM提供输入电压。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (24)

1.一种肖特基二极管，其特征在于，包括：
半导体衬底，所述半导体衬底中包括阳极区和阴极区；
P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度；
金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。
2.如权利要求1所述的肖特基二极管，其特征在于，所述半导体衬底中还包括N型阱，所述阳极区和阴极区位于所述N型阱中，所述N型阱具有第二掺杂深度，所述第二掺杂深度大于所述第一掺杂深度。
3.如权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管还包括沟槽结构，所述沟槽结构将所述半导体衬底分隔为所述阳极区和阴极区。
4.如权利要求3所述的肖特基二极管，其特征在于，所述沟槽结构为浅沟槽结构。
5.如权利要求1所述的肖特基二极管，其特征在于，P型掺杂区的掺杂浓度为1*1012cm-3至1*1014cm-3。
6.如权利要求5所述的肖特基二极管，其特征在于，P型掺杂区的掺杂浓度为1*1013cm-3。
7.如权利要求1所述的肖特基二极管，其特征在于，P型掺杂区的线宽为0.1um至1um。
8.如权利要求7所述的肖特基二极管，其特征在于，P型掺杂区的线宽为0.2um、0.5um或者0.9um。
9.如权利要求1所述的肖特基二极管，其特征在于，在所述阴极区的半导体衬底中还形成有N型掺杂区，所述N型掺杂区具有第三掺杂深度，所述第三掺杂深度小于所述第一掺杂深度。
10.如权利要求1所述的肖特基二极管，其特征在于，所述金属层为金属硅化物层。
11.如权利要求10所述的肖特基二极管，其特征在于，所述金属层为钨的、镍的、钛的或者钴的硅化物层。
12.如权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管还包括接触电极，所述接触电极位于所述金属层上。
13.如权利要求12所述的肖特基二极管，其特征在于，所述接触电极包括接触孔和金属线。
14.一种肖特基二极管的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底中定义阳极区和阴极区；
形成P型掺杂区，所述P型掺杂区位于所述阳极区的半导体衬底中，所述P型掺杂区具有第一掺杂深度；
形成金属层，所述金属层分别位于所述阳极区和阴极区的半导体衬底上。
15.如权利要求14所述的肖特基二极管的制造方法，其特征在于，在提供一半导体衬底的步骤中还包括：在所述半导体衬底中形成一N型阱，所述阳极区和阴极区位于所述N型阱中，所述N型阱具有第二掺杂深度，所述第二掺杂深度大于所述第一掺杂深度。
16.如权利要求14所述的肖特基二极管的制造方法，其特征在于，P型掺杂区的掺杂浓度为1*1012cm-3至1*1014cm-3。
17.如权利要求16所述的肖特基二极管的制造方法，其特征在于，P型掺杂区的掺杂浓度为1*1013cm-3。
18.如权利要求14所述的肖特基二极管的制造方法，其特征在于，P型掺杂区的线宽为0.1um至1um。
19.如权利要求18所述的肖特基二极管的制造方法，其特征在于，P型掺杂区的线宽为0.2um、0.5um或者0.9um。
20.如权利要求14所述的肖特基二极管的制造方法，其特征在于，在提供一半导体衬底的步骤中还包括：在所述半导体衬底中形成沟槽结构，所述沟槽结构将所述半导体衬底分隔为所述阳极区和阴极区。
21.如权利要求14所述的肖特基二极管的制造方法，其特征在于，在形成P型掺杂区和形成金属层之间，还包括在所述阴极区的半导体衬底中形成N型掺杂区，所述N型掺杂区具有第三掺杂深度，所述第三掺杂深度小于所述第一掺杂深度。
22.如权利要求14所述的肖特基二极管的制造方法，其特征在于，所述制造方法还包括在所述金属层上形成接触电极。
23.一种电荷泵电路，其特征在于，包括如权利要求1至13任意一项所述的肖特基二极管，所述肖特基二极管在所述电荷泵电路中起开关控制作用。
24.一种电可擦可编程只读存储器，其特征在于，包括如权利要求23所述的电荷泵电路，所述电荷泵电路为所述电可擦可编程只读存储器提供输入电压。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320710A (zh) * 2007-06-08 2008-12-10 东部高科股份有限公司 横向dmos装置结构及其制造方法
CN102013426A (zh) * 2008-12-08 2011-04-13 台湾积体电路制造股份有限公司 具有肖特基势垒二极管的集成电路结构
CN102446954A (zh) * 2010-10-07 2012-05-09 台湾积体电路制造股份有限公司 集成电路元件及其制作方法
CN104835854A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN106372711A (zh) * 2016-08-31 2017-02-01 爱康普科技（大连）有限公司 射频供电电路和超高频无源电子标签

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320710A (zh) * 2007-06-08 2008-12-10 东部高科股份有限公司 横向dmos装置结构及其制造方法
CN102013426A (zh) * 2008-12-08 2011-04-13 台湾积体电路制造股份有限公司 具有肖特基势垒二极管的集成电路结构
CN102446954A (zh) * 2010-10-07 2012-05-09 台湾积体电路制造股份有限公司 集成电路元件及其制作方法
CN104835854A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN106372711A (zh) * 2016-08-31 2017-02-01 爱康普科技（大连）有限公司 射频供电电路和超高频无源电子标签

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
曾云: "《微电子器件基础》", 31 December 2005, 湖南大学出版社 *

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