CN108886438B - 用于harq传输的极化码 - Google Patents

Abstract

本公开提供了执行极化编码。执行极化编码可以包括基于HARQ方案选择缩短位数的长度S和穿孔位数的长度P、对多个信息位进行编码以生成基码、对缩短极化编码器模块的结果进行交织以生成码字，该码字包括基码减去缩短位、减去穿孔位数、加上长度为E的扩展位数，以及将码字提供给调制模块以生成码字除以空间流数与每调制位数的相乘的结果，并将除法的结果提供给信道以将极化码发送到接收设备。

Description

用于HARQ传输的极化码

相关申请

本申请是于2016年5月11日提交的美国临时专利申请No.62/334,772，以及于2016年4月8日提交的美国临时专利申请No.62/320,094的非临时申请，上述每个临时专利申请的整体通过引用结合于此。

技术领域

本公开涉及极化码(polar code)设计，包括对混合自动重传请求(HARQ)传输的支持。具体地，本公开涉及用于HARQ传输的极化编码和解码。

附图说明

图1是示出根据一个实施例的极化编码链的系统图。

图2是示出根据一个实施例的速率匹配和交织的框图。

图3是示出根据一个实施例的根据HARQ方案的不同参数设置的性能的图示。

图4是示出根据一个实施例的极化编码电路的图示。

图5是示出根据一个实施例的接收处理链的框图。

图6是示出根据一个实施例的极化解码电路的图示。

图7是示出根据一个实施例的极化解码电路中的节点的图。

图8是示出根据一个实施例的电子设备电路的框图，该电子设备电路可以是eNodeB电路、用户设备(UE)电路、网络节点电路或一些其他类型的电路。

图9是示出根据一个实施例的用于执行极化编码的方法的框图。

图10是示出根据一个实施例的用于执行极化编码的方法的框图。

图11是示出根据一个实施例的用于极化解码器的方法的框图。

图12是示出根据一个实施例的设备的组件的框图。

图13是示出根据一些实施例的组件的框图。

优选实施例的详细描述

无线移动通信技术使用各种标准和协议来生成数据和/或在基站与无线通信设备之间发送数据。无线通信系统标准和协议可以包括例如，第三代合作伙伴计划(3GPP)长期演进(LTE)；电气和电子工程师协会(IEEE)802.16标准，业内通常称之为全球微波接入互操作性(WiMAX)；和IEEE 802.11标准，业内通常称之为无线局域网(WLAN)或Wi-Fi。在LTE系统中的3GPP无线电接入网(RAN)中，基站可以包括演进通用陆地无线电接入网(E-UTRAN)节点B(通常还表示为演进节点B、增强节点B、eNodeB或eNB)和/或E-UTRAN中的无线网络控制器(RNC)，其与称为用户设备(UE)的无线通信设备进行通信。在LTE网络中，E-UTRAN可以包括多个eNodeB，并且可以与多个UE进行通信。LTE网络包括无线电接入技术(RAT)和核心无线电网络架构，其可以提供高数据速率、低延迟、分组优化、以及改善的系统容量和覆盖范围。

极化码是实现无记忆通信信道的能力的一类纠错码。本文描述的一些示例参考二进制极化码，但也可以使用本文描述的示例来采用非二进制极化码。

编码器可以计算

其中，

是二进制位的向量，G_N是2×2矩阵

的n次Kronecker幂，以及

是码字。码字可以包括二进制位的向量。N表示向量的长度。例如，二进制位的向量和码字可以各自包括N个二进制位。可以通过诸如物理上行链路共享信道(PUSCH)和/或物理下行链路共享信道(PDSCH)之类的通信信道、以及通信信道的其他示例来传输码字。可以将

提供给编码器以进行编码。

可以通过将期望数目的编码器输入U_i设置为数据位(例如，信息位)并将其余的位值冻结为预定值(例如，零)，并对结果进行编码以形成输出码字来实现各种编码率。编码率可以被定义为被输入到编码器的数据位数与编码器输出的码字位数的比率。例如，为了获得半码率，可以将一半U_i位设置为数据位(例如，信息位)，并且可以将其余的一半U_i位冻结为它们的预定值(例如，零)。选择冻结哪些位索引、冻结为何值、以及使用哪些位用于数据，这在传输之前可以被固定，并且在发送器和接收器二者处可以是已知的。

如果接收器(例如，用户设备(UE))检测到数据分组的接收中的错误，例如，通过执行循环冗余校验(CRC)，则UE可以请求数据分组的附加传输。然后，发送器(例如，演进型节点B(eNodeB))可以发送与数据分组相关联的更多编码位和/或奇偶校验位，以帮助接收器恢复原始数据分组。这可以是经由HARQ传输的追赶合并(Chase combining)传输的同一码字(或其一部分)的重复的形式和/或经由HARQ传输的增量冗余IR传输(HARQ-IR)的通常采用附加奇偶校验位形式的关于原始数据的新信息的形式，或其组合。可以进行若干重传(例如，直到接收器UE可以正确地解码数据分组)。

在HARQ操作中，如果数据分组的第一传输失败，则发送器可以在第二传输中重复同一分组或传输块。基于编码(例如，冗余版本、分配的调制和编码方案等)，针对第二传输选择的奇偶校验位可以与在第一传输中发送的奇偶校验位相同也可以不相同。

可以基于每个码位X_i可通过信道W的独立实现发送的前提来解码信息和冻结位。在诸如频率选择性衰落信道、高阶调制和/或用于HARQ-IR目的的穿孔(puncturing)之类的一些示例中，每个码位X_i可以通过不同类型的信道。这些不同类型的信道的质量可以广泛变化。

在一些示例中，可以实现极化编码链用于HARQ传输，其解决了针对高阶调制的编码、变化信道条件下的稳健性能、支持追赶合并HARQ传输和HARQ-IR传输、和/或提供灵活极化码字长度的速率匹配方面的问题。

现在参考附图，其中相同参考编号表示相同元件。为了清楚起见，参考编号的第一数字表示其中相应元件被首次使用的附图编号。在以下描述中，提供了许多具体细节以用于透彻理解本文所公开的实施例。然而，本领域技术人员将认识到，可以不利用这些具体细节中的一个或多个或利用其他方法、组件或材料来实施本文所描述的实施例。此外，在一些情况下，为了避免模糊实施例的方面，未详细示出或描述公知的结构、材料或操作。此外，在一个或多个实施例中，所描述的特征、结构或特性可以以任意适当的方式组合。

图1是示出根据一个实施例的极化编码链的系统图。图1包括极化编码链100，其包括：缩短极化编码器模块110、速率匹配和信道交织器(RM&CI)模块112、调制模块114、信道116、解调模块118、解速率匹配和信道交织器(D-MR&CI)模块120和缩短极化解码器模块122。

缩短极化编码器模块110、RM&CI模块112和调制模块114可以包括可以由UE和/或eNodeB执行的编码方案。解调模块118、D-MR&CI模块120和缩短极化解码器模块122可以包括也可以由UE和/或eNodeB执行的解码方案。

如图在1中使用的以及图1的描述，N是2ⁿ的基码输出长度。K 102是信息位数。S是缩短位数。P是穿孔位数。E是扩展和/或重复位数。N_s是空间流数。M是每调制的位数。N_BC 104(例如，也称为N-S 104)是缩短极化编码器之后基码字长度，等于N-S。N_CB 106(例如，也称为N-S-P+E 106)是速率匹配和信道交织(例如，RM&CI模块112)之后的码字长度，等于N-S-P+E。

与K 102相关联的多个对数似然比(LLR)由k 103表示。与S相关联的多个LLR由s表示。与P相关联的多个LLR由p表示。与E相关的多个LLR由e表示。与M相关联的LLR由m表示。与N-S 104相关联的多个LLR由n-s 105表示。与N-S-P+E 106相关联的多个LLR由n-s-p+e 107表示。与(N-S-P+E)/(N_S*M)108相关联的多个LLR由(n-s-p+e)/(n_s*m)109表示。

如本文所使用的，K 102、N、S、P、E、N_S和M可以指多个位和/或位的数量，k 103、n、s、p、e、n_s和m可以指多个接收到的位、LLR和/或LLR的数量。例如，K 102可以是包括512个位的位向量。K 102可以指位向量中的位和/或位的数量(例如，位向量长度)，例如512个位。N-S 104可以指从位向量N中移除位向量S得到的位向量和从位向量N中移除位向量S所得到的位向量中的位的数量(例如，位向量长度)二者。

针对编码，可以将K 102提供给缩短极化编码器110以产生N-S 104。将N-S 104提供给RM&CI模块112以产生N-S-P+E 106。将N-S-P+E 106提供给调制模块114以产生(N-S-P+E)/(N_S*M)108。将(N-S-P+E)/(N_S*M)108提供给信道116以进行传输。

信道116可以将(n-s-p+e)/(n_s*m)109提供给解调模块118以产生n-s-p+e 107。可以将n-d-p+r 107提供给D-RM&CI模块120以生成n-d 104。将n-d 104提供给缩短极化解码器模块122以生成k 102。缩短极化编码器模块110、RM&CI模块112、调制模块114和/或信道116可以作为发送(例如，eNodeB)的一部分被提供。信道116、解调模块118、D-RM&CI模块120和/或缩短极化解码器模块122可以作为接收器(例如，UE)的一部分被提供。

缩短极化编码器模块110可以访问针对一个或多个信噪比(SNR)水平和基码输出长度N＝2ⁿ优化的极化码结构，其中n是正整数。也就是说，给定SNR和码长度，缩短极化编码器模块110可以具有预定规则，该预定规则用于选择哪些位用作数据以及哪些位被冻结以支持0和1之间的若干编码率。

除了2的幂之外的基码字长度N_BC(例如，N-S 104)的构造是通过以最小性能损失缩短过程获得的。缩短极化编码器110可以选择缩短长度S，并使用缩短极化码长度N_BC＝N-S104作为要在速率匹配中使用的基码字长度。缩短长度S可以结合穿孔和扩展参数来选择。

例如，极化编码链可以结合任何调制方案来合使用，例如，QAM、多天线映射、资源映射、OFDM和/或单载波调制。接收器执行发送器的逆操作。在解调器模块118处计算LLR值。用于扩展位的LLR值被相加在一起。将穿孔位LLR设置为零，然后通过D-RM&CI模块120对整个LLR块进行解交织。然后经由缩短极化解码器模块122对LLR块N-S 104进行解码。在缩短极化解码器模块122中可以利用任何极化解码方案。

图2是示出根据一个实施例的速率匹配和交织的框图。图2包括RM&CI模块212，其包括交织模块230和速率匹配模块232。可以将N-S 204-1提供给交织模块230以生成N-S204-2。可以将N-S 204-2提供给速率匹配模块232以生成N-S-P+E 206。

在进行码缩短之后是RM&CI模块212中的交织模块230。RM&CI模块212可以配置码字，使得码字中的每个位在统计上遭受相同量的噪声。也就是说，RM&CI模块212可以配置码字，使得码字中的每个位被同等地保护。在一些示例中，RM&CI模块212可以类似于LTE速率匹配中的位交织编码调制(BICM)中的位交织器或子块交织器。

所提出的实施例避免为每个可能的信道变化模式构造不同的极化码。例如，在正交频分复用(OFDM)/正交频分多址(OFDMA)系统中的频率选择性衰落信道中，不同子载波处的信道增益可以不同。对于大多数高阶调制方法(例如16正交幅度调制(16QAM)或更高阶)，不同的位具有不同的位信道质量。码穿孔还可能导致时变信道，其中穿孔码位在接收器处具有零可靠性。

交织模块230可以针对缩短、穿孔、扩展和/或衰落模式来优化。由于可以基于信道的衰落或时间变化模式来优化缩短、穿孔和/或扩展模式，因此优化的数目可能非常大和/或优化可能是难以处理的。如此，在本文描述的实施例中使用作为RM&CI模块212的一部分的单个交织模块230。

在一些示例中，交织模块230可以是随机交织器。可以在LTE/LTE-A系统中使用现有的交织规则(例如，子块交织器和/或turbo码内部交织器)。

速率匹配以选择基码输出长度(母极化码)的缩短长度开始。速率匹配模块232通过对经缩短和交织的码字N-S 204-2进行穿孔和/或扩展来完成速率匹配过程。缩短、穿孔和/或扩展长度被联合选择以匹配指定的码率和HARQ要求。

对位进行穿孔是指从位向量中删除位。对码进行扩展是指重新发送某些码位。N、S、P和/或E是正整数。如果P>0，则可以对经缩短和交织的基码字的最后P个位进行穿孔。最后一位可以指与位向量(例如码字)的最大索引相关联的位。最后P个位指与码字的最大索引相关联的P个位。如果E>0，则可以扩展(例如，重复)前E个位。码字的第一位是与码字位向量的第一索引相关联的位。前E个位指来自码字位向量的前E个位。如果(c₀,c₁,…,c_N-S-1)位向量表示经缩短和交织的基码字(例如，N-S 204-2)，则速率匹配模块232的输出可以是(c₀,c₁,…,c_N-S-P-1,c₀,c₁,…,c_E-1)位向量(例如，N-S-P+E 206)。然后可以经由循环缓冲器提供N-S-P+E 206用于HARQ-IR传输。

可以选择参数N、S、P和/或E。例如，在调制以用于初始传输之前的经编码的位的数目可以是N_CB＝N-S-P+E＝768，并且信息位数可以是K＝12。HARQ可以指示IR位数也是N_CB＝768。码率可以被定义为R＝K/N_CB。有许多S、P和/或E的选择可以满足N_CB和K。提供了满足N_CB和K的许多示例。

在第一示例中，

S＝N-N_CB，P＝0和/或E＝0。在第二示例中，

S＝0，P＝N-N_CB和/或E＝0。也就是说，在一些示例中，E＝0和/或S、P和E中的至少两个可以等于零。在其他示例中，对于HARQ追赶合并，

S＝0，P＝0和/或E＝N_CB-N。在一些示例中，

表示向上取整(ceiling)函数。

由于缩短产生最小的错误性能损失，因此仅使用缩短的第一示例可用于初始传输。在第一示例中，没有位被穿孔或扩展。第一示例的后续传输包括第一传输的简单重复。例如，可以使用追赶合并来执行HARQ传输。如此，第一示例可以被选择用于追赶合并HARQ传输。

可以选择第二示例用于HARQ-IR传输。对于初始传输，第二示例可能比第一示例执行地更差，如图3所示。然而，对于后续HARQ传输，第二示例可以比第一示例执行地更好，如图3所示。如此，可以根据用于发送码字的HARQ方案来选择S、P和/或E。这些值中的一些可以针对给定传输块大小和HARQ版本而预先确定，或者可以在诸如物理下行链路控制信道(PDCCH)之类的控制信道中明确地用信号通知。

图3是示出根据一个实施例的根据HARQ方案的不同参数设置的性能的图示。图3包括曲线图336，其包括块错误率(BLER)轴338和SNR340。

曲线图336示出了关于图2描述的第一示例的初始传输342比第二示例初始传输344执行地更好。可以基于BLER判断性能。如此，初始传输342可以具有比初始传输344更低的BLER。曲线图336还示出了第二示例的第二传输346比第一示例的第二传输348执行地更好。

图4是示出根据一个实施例的极化编码电路410的图示。极化编码电路410可以对应于图1中的缩短极化编码器110。极化编码电路410示出了A位向量450，其对应于图1中的K102。极化编码电路410还示出了D位向量456，其对应于图1中的N-S 104。极化编码电路410还示出了B位向量452和C位向量454。A位向量450可以是输入位向量并且D位向量456可以是结果位向量。B位向量452和C位向量454是内部位向量。

A位向量450包括位(a₀，...，a₇)。B位向量452包括位(b₀，...，b₇)。C位向量454包括位(c₀，...，c₇)。D位向量456包括位(d₀，...，d₇)。

为了生成长度为8的码字，如极化编码电路410中所示，可以存在一共32个位。对于长度为N的码，生成总共N*(log₂N+1)个位。A位向量450可以包括被输入到极化编码电路410的原始数据位(例如，图1中的K 102)和冻结位。D位向量456包括由极化编码电路410输出的码字位(d₀，...，d₇)。B位向量452(例如，(b₀，...，b₇))和C位向量454(例如，(c₀，...，c₇))包括在编码过程中计算的、但通常不被发送或视为码字的一部分的内部位。在位之间存在一些等同性。例如，a₇＝b₇＝c₇＝d₇，并且b₂＝c₂。在所提出的方法中，发送器(例如，eNodeB)可以在每次重传中生成和/或发送32位的子集。发送器可以基于不同的系统要求和/或能力来选择不同的子集。

对应于产生B位向量452和/或C位向量454的级被称为中间级或与内部位相关联的级。对应于D位向量456的级被称为与极化编码的传统码字相关联的级。

发送器可以在每次传输和重传中生成、提供和/或发送D位向量456的子集，以生成、提供和/或发送追赶合并HARQ传输。重传可以包括不一定出现在典型极化码字中的内部位(例如，B位向量452和/或C位向量454的子集)。如此，生成和/或发送内部位可以包括生成和/或发送一组新的奇偶校验位。

许多示例可以通过利用通常在极化编码电路410内部并且通常不在原始码字中的位来支持HARQ传输。对于重传，所选择的位的子集可以包括典型码字位和内部位的混合。例如，这对应于追赶/IR方案的混合。对此的示例是在重传中发送(b₀，...，b₇)。

对于包括用于速率匹配的穿孔和扩展的一般传输模式，可以将唯一的位放置在循环缓冲器中。例如，缓冲器可以被展开为d₀，...，d₇，c₀，...，c₆，b₀，b_l，b₄，b₅，a₀，a₂，a₄，a₆，(再一次)d₀，...，d₇，c0，....。在一些示例中，可以以任何其他顺序将位放置在循环缓冲器中。在每次传输中，发送器可以发送缓冲器中的接下来的位。这些接下来的位根据需要可以包括缓冲器中的多个位。缓冲器可以在到达缓冲器中的最后一位时回绕到开头。编码可以是系统的或部分系统的。也就是说，信息块位或信息块位中的一些可以出现在缓冲器中。

极化编码电路410可以包括多个节点，其中在该多个节点中执行多个操作。例如，极化编码电路410可以包括检查节点460和变量节点462。

检查节点460在图4中以其中具有加号的圆圈示出。检查节点460可以执行诸如异或(XOR)运算之类的操作。每个检查节点460可以接收两个位作为输入，并且可以通过对该两个位应用操作来生成输出。例如，与位a₀一致的检查节点可以接收a₀位和a₁位作为输入。检查节点可以生成b₀节点。与a₂位一致的检查节点可以接收a₂位和a₃位以生成b₂位。在检查节点460的其他示例中，与a₀位和b₀位一致的检查节点可以接收b₀位和b₂位以生成c₀位。由检查节点460生成的位是唯一的位。

变量节点462被示出为极化编码电路410中的点。变量节点462可以执行复制操作。例如，与a₁位一致的变量节点可以复制a₁位以生成b₁位。因此，a₁位等于b₁位。也就是说，a₁位和b₁位都不是唯一的。由变量节点462生成的位是非唯一的位。

图5是示出根据一个实施例的接收处理链500的框图。接收处理链500包括解码器模块522、HARQ存储器模块560、软合并模块562和用于内部位模块564的LLR初始化器。接收处理链500还包括信道LLR。解码器模块522、HARQ存储器模块560、软合并模块562和/或用于内部位模块564的LLR初始化器可以类似于图1中的缩短极化解码器122。

接收处理链500可以被实现为接收器(例如，UE)的一部分。信道LLR模块568可以提供与由信道提供的位相对应的LLR。信道LLR模块568可以生成LLR和/或可以提供由信道生成的LLR。LLR对应于分组的当前传输。

软合并模块562合并由信道LLR模块568提供的当前分组的LLR和存储在HARQ存储器模块560中的分组的先前传输的LLR。由于传输(例如，所合并的先前传输和当前传输)可以包括对应于码字位和内部位的LLR，因此软合并模块562输出两种类型的LLR。也就是说，软合并模块562经由内部位模块564的LLR初始化器生成和/或初始化内部位的LLR。内部位的LLR从对应于码字LLR的LLR被(例如，逻辑地)单独地输入到解码器模块522，使得解码器模块522可以使用内部位LLR来初始化解码方面的步骤(例如，列表解码、连续取消解码等)。

图6是示出根据一个实施例的极化解码电路622的图示。极化解码电路622可以是图5中的解码器522的一部分。极化解码电路622可以包括D向量656、C向量654、B向量652和A向量650。极化解码电路622还可以包括检查节点650和变量节点662。极化解码电路622还可以包括悬挂边缘(dangling edge)670。

可以通过合并来自如悬挂边缘670所示的传输(重传)的信息来增强极化解码器。极化解码器可以是任何消息传递算法；例如，连续消除解码器、列表解码器和/或置信传播。包括悬挂边缘670的增强可以被合并到任何极化解码器中。

在极化解码器电路622中，每个边缘可以以LLR的形式保持消息(例如，消息列表，例如在列表解码的情况下)。边缘在极化解码器电路622中被示出为在两端均被连接到节点的边缘，以及仅在一端被连接到节点的悬挂边缘。

在图6中，向量650、652、654和656表示位和/或消息。消息可以包括由信道提供的LLR和/或位。与向量650、652、654和656相关联的消息分别对应于图4中的A位向量450、B位向量452、C位向量456和D位向量458。

如上所述，增强的重传包括除极化码字之外还发送通常在原始编码器内部的奇偶校验位。为了在解码中使用奇偶校验位(例如，内部唯一的位或内部位)，具有严格对应于内部位位置(例如，唯一的位)的附加悬挂边缘670的变量节点662被合并到解码器电路622中。唯一的位可以包括例如图4中的位c₀，其可以对应于图6中的c₀消息以及经由变量节点662耦合到解码器电路622的相应的悬挂边缘。

利用与唯一的位相关联的悬挂边缘670可以包括初始化与悬挂边缘670相关联的LLR和/或消息。也就是说，包括解码器电路622的解码器可以用接收到的位的LLR来初始化。例如，如果在图4中a₀被冻结为零，则包括相关联的LLR的a₀消息可以被初始化为无穷大，或者在将正LLR与二进制0位相关联并且将负LLR与二进制1位相关联的方案中被初始化为非常大的数。在一些示例中，解码器电路和/或编码器电路的边缘上的冻结位可以产生冻结的内部位。如此，可以选择来自编码器的位用于传输，可以排除冻结位，只要冻结位的值已知并且可以在解码器处被确定地重新创建。如果图中的位未被冻结，则其悬挂边缘LLR可以被初始化为针对该位接收到的LLR的总和，并且如果它从未被发送，则被初始化为零。例如，对应于第三传输上的内部位的悬挂边缘670的LLR可以被初始化为在第一传输、第二传输和第三传输期间针对该位相应接收到的LLR的总和。LLR可用于确定从信道接收到的位向量是否是被提供给信道的位向量。

图7是示出根据一个实施例的极化解码电路中的节点的图示。图7包括在四个不同示例中示出的节点772-1和772-2。图7还包括消息780-1和780-2以及消息784。

可以从节点772-2向节点772-1提供消息780-1。还可以从节点772-1向节点772-2提供消息780-2。在一些示例中，可以通过节点772-3从节点772-2向节点772-1提供消息780-1。可以通过节点772-3从节点772-1向节点772-2提供消息780-2。

添加变量节点(例如，节点773)和对应于内部位的悬挂边缘可以允许增强解码器中的任何现有消息传递调度。图7中的边缘表示图6中的水平边缘。节点772-1和772-2(例如，节点X和Y)可以是图6中的任何两个相邻节点。增强的解码器可以包括节点772-1和772-2之间的所添加的变量节点772-3以及具有相关联的消息784(例如，消息l_XY)的相应的悬挂边缘。在解码器中，在生成消息780-2(例如，消息m_XY)的对节点772-1的每次访问之后，访问新引入的节点772-3，其计算l_XY+m_XY并将结果写入节点772-2。可以在相反方向上完成相同的操作。也就是说，在生成消息780-1(例如，消息m_XY)的对节点772-2的访问之后，访问新引入的节点772-3，其计算l_XY+m_XY并将结果写入节点772-1。

在发送器处，冗余版本指示符可用于指示缓冲器的哪些位将在用于数据分组的给定传输中被发送。冗余版本可以在与信息块(或传输块)相关联的控制信息中被明确指示，或者可以被隐式地绑定到诸如子帧号或传输号之类的已知参数。例如，冗余版本指示符对于第一传输可以等于1和/或对于第二传输可以等于2等等。传输号可用于可自解码传输。

图8是示出根据一个实施例的电子设备电路的框图，该电子设备电路可以是eNodeB电路、用户设备(UE)电路、网络节点电路或一些其他类型的电路。图8示出了根据各种实施例的电子设备800，电子设备800可以是eNodeB、UE、或某个其他类型的电子设备；或可以被并入eNodeB、UE、或某个其他类型的电子设备；或可以以其他方式成为eNodeB、UE、或某个其他类型的电子设备的一部分。具体地，电子设备800可以是可以至少部分地以硬件、软件、和/或固件中的一个或多个来实现的逻辑和/或电路。在实施例中，电子设备逻辑可以包括耦合到控制逻辑873和/或处理器871的无线电发送/发送器逻辑(例如，第一发送器逻辑877)和接收/接收器逻辑(例如，第一接收器逻辑883)。在实施例中，发送/发送器和/或接收/接收器逻辑可以是收发器逻辑的元件或模块。第一发送器逻辑877和第一接收器逻辑883可以被容纳在分离的设备中。例如，第一发送器逻辑877可以被并入到第一设备中而第一接收器逻辑883被并入到第二设备中，或第一发送器逻辑877和第一接收器逻辑883可以被并入到与包括控制逻辑873、存储器879、和/或处理器871的任意组合的设备分离的设备中。电子设备800可以与一个或多个天线的一个或多个天线元件885耦合，或可以包括该一个或多个天线元件885。电子设备800和/或电子设备800的组件可以被配置为执行与本公开中其它地方所描述的操作类似的操作。

在一些实施例中，电子设备800实现UE、和/或eNodeB、或其设备部分，或电子设备800被并入UE、和/或eNodeB、或其设备部分，或电子设备800以其他方式成为UE、和/或eNodeB、或其设备部分的一部分，电子设备800可以生成和/或发送极化码。处理器871可以耦合到第一接收器和第一发送器。存储器879可以耦合到处理器871，其上具有控制逻辑指令，该控制逻辑指令在被执行时生成和/或发送极化码。

在其一些实施例中，电子设备300接收来自UE的数据、生成数据、和/或发送数据到UE以实现包括极化码的下行链路信号，处理器871可以耦合到接收器和发送器。存储器879可以耦合到处理器871，其上具有控制逻辑指令，该控制逻辑指令在被执行时，能够基于地理位置来配置V2X通信。

本文所使用的术语“逻辑”可以是、可以作为其一部分、或可以包括：执行一个或多个软件程序或固件程序的专用集成电路(ASIC)、电子电路、(共享的、专用的或成组的)处理器871和/或(共享的、专用的或成组的)存储器879、组合逻辑电路、和/或提供所描述的功能的其它合适的硬件组件。具体地，该逻辑可以至少部分地以硬件、软件和/或固件，或以其元件来实现。在一些实施例中，电子设备逻辑可以由一个或多个软件模块或固件模块来实现，或者与逻辑相关联的功能可以由一个或多个软件模块或固件模块来实现。

图9是示出根据一个实施例的用于执行极化编码的方法985的框图。方法985包括：基于HARQ方案选择(903)缩短位数的长度S和穿孔位数的长度P；经由极化编码器模块对多个信息位进行编码(905)以生成基码，其长度为N减去缩短位数；经由交织器模块对极化编码器模块的结果进行交织(907)以生成码字，该码字包括基码减去缩短位、减去穿孔位数、加上长度为E的扩展位数；将码字提供(909)给调制模块以生成码字除以空间流数与每调制位数的相乘的结果；以及将除法的结果提供(911)给信道以将极化码发送到接收设备。

HARQ方案可以包括追赶合并传输和/或HARQ-IR传输。方法985还包括将N设置为2^(ceil(log2(N_CB))并且将E设置为零，其中N_CB是码字的长度。方法985还包括将S设置为N-N_CB并且将P设置为零。方法985还可以包括将S设置为零并且将P设置为N-N_CB。

方法985还可以包括将N设置为2^(floor(log2(N_CB))，其中N_CB是码字的长度，并将E设置为N_CB-N。方法985还可以包括将S设置为零并且将P设置为零。

图10是示出根据一个实施例的用于执行极化编码的方法1087的框图。方法1087包括：通过对A个数据位执行多个操作来生成(1021)至少多个B个内部位；通过对B个内部位执行多个操作来生成(1023)多个D个码字位，其中，D个码字位对应于极化编码器的第一级，并且B个内部位对应于极化编码器的第二级，并且其中，第一级和第二级是极化编码器的不同级；以及将A个数据位、D个码字位和B个内部位的子集提供(1025)给信道以用于传输。

HARQ传输可以是追赶合并HARQ传输和HARQ-IR传输中的至少一个。A个数据位可包括数据位和冻结位。A个数据位的长度、B个内部位的长度和D个码字位的长度可以是相同的长度。方法1087还包括生成包括A个数据位、B个内部位和D个码字位的子集的后续HARQ传输。

HARQ传输可以包括A个数据位、B个内部位和D个码字位的子集的循环缓冲器。A个数据位、B个内部位和D个码字位的子集可以包括下列项中的至少一项：D个码字位和B个内部位、B个内部位的一部分和D个码字位、D个码字位的一部分和B个内部位、或B个内部位。

图11是示出根据一个实施例的用于极化解码器的方法1189的框图。方法1189包括：初始化(1131)从与HARQ传输相关联的信道接收的多个位的第一多个LLR；初始化(1133)与多个位相关联的多个悬挂边缘的第二多个LLR；对第一多个消息和第二多个消息执行(1135)多个操作以生成第三多个LLR，其中，第一多个消息包括第一多个LLR并且第二多个消息包括第二多个LLR；以及基于第三LLR确定(1137)对包括第一多个位和第二多个位的信息块的估计。

在一些示例中，多个操作包括添加操作。多个操作中的每一个还可以包括用于确定第一LLR的绝对值和第二LLR的绝对值的中的最小LLR的最小化操作、用于通过将第一LLR的符号乘以第二LLR的符号以确定符号的乘法操作、以及提供具有该符号的最小LLR。

方法1189还包括将来自第一多个LLR和第二多个LLR的与来自第一多个位和第二多个位的冻结位相关联的LLR初始化为预定义值、将来自第一多个LLR和第二多个LLR的与来自第一多个位和第二多个位的非冻结位相关联的LLR初始化为与位相关联的接收到的LLR的总和、以及针对未被接收的位，将来自第一多个LLR和第二多个LLR的LLR初始化为零。信息块的估计可以包括哪个码字通过信道被发送。第二多个位可以与极化码的内部位相关联。

图12是示出根据一个实施例的设备的组件的框图。在一些实施例中，该设备可以包括至少如图12所示彼此耦合的应用电路1203、基带电路1205、射频(RF)电路1207、前端模块(FEM)电路1209和一个或多个天线1214。这些组件的任意组合或子集可以被包括在例如UE设备或eNodeB设备中。

应用电路1203可以包括一个或多个应用处理器。作为非限制性示例，应用电路1203可以包括一个或多个单核或多核处理器。(一个或多个)处理器可以包括通用处理器和专用处理器(例如，图形处理器、应用处理器等)的任意组合。(一个或多个)处理器可以可操作与存储器/存储装置耦合和/或可以包括存储器/存储装置，并且可以被配置为执行存储在存储器/存储装置中的指令，以使各种应用和/或操作系统在系统上运行。

作为非限制性示例，基带电路1205可以包括一个或多个单核或多核处理器。基带电路1205可以包括一个或多个基带处理器和/或控制逻辑。基带电路1205可以被配置为处理从RF电路1207的接收信号路径接收的基带信号。基带电路1205还可以被配置为生成RF电路1207的发送信号路径的基带信号。基带电路1205可以与应用电路1203进行交互，以用于生成和处理基带信号并且用于控制RF电路1207的操作。

作为非限制性示例，基带电路1205可以包括第二代(2G)基带处理器1211A、第三代(3G)基带处理器1211B、第四代(4G)基带处理器1211C、和用于其他现有的、正在开发的或将来开发的世代(例如，第五代(5G)、第六代(6G)等)的(一个或多个)其他基带处理器1211D中的至少一个。基带电路1205(例如，基带处理器1211A-1211D中的至少一个)可以处理各种无线电控制功能，这些功能使能通过RF电路1207与一个或多个无线电网络进行通信。作为非限制性示例，无线电控制功能可以包括信号调制/解调、编码/解码、无线电频移、其他功能、和它们的组合。在一些实施例中，基带电路1205的调制/解调电路可以被编程为执行快速傅里叶变换(FFT)、预编码、和星座映射/解映射功能、其他功能、和它们的组合。在一些实施例中，基带电路1205的编码/解码电路可以被编程为执行卷积、咬尾卷积、turbo、维特比、和低密度奇偶校验(LDPC)编码器/解码器功能、其他功能、和它们的组合。调制/解调和编码器/解码器功能的实施例不限于这些示例，并且可以包括其他适当的功能。

在一些实施例中，基带电路1205可以包括协议栈的要素。作为非限制性示例，演进型通用陆地无线电接入网(EUTRAN)协议的要素例如包括物理(PHY)、介质访问控制(MAC)、无线电链路控制(RLC)、分组数据汇聚协议(PDCP)、和/或无线电资源控制(RRC)要素。基带电路1205的中央处理单元(CPU)1211E可以被编程为运行用于PHY、MAC、RLC、PDCP、和/或RRC层的信令的协议栈的要素。在一些实施例中，基带电路1205可以包括一个或多个音频数字信号处理器(DSP)1211F。(一个或多个)音频DSP 1211F可以包括用于压缩/解压缩以及回波消除的元件。(一个或多个)音频DSP 1211F还可以包括其它适当的处理元件。

基带电路1205还可以包括存储器/存储装置1211G。存储器/存储装置1211G可以包括存储在其上的用于由基带电路1205的处理器执行的操作的数据和/或指令。在一些实施例中，存储器/存储装置1211G可以包括适当的易失性存储器和/或非易失性存储器的任意组合。存储器/存储装置1211G还可以包括各种级别的存储器/存储装置的任意组合，包括但不限于，具有嵌入式软件指令(例如，固件)的只读存储器(ROM)、随机存取存储器(例如，动态随机存取存储器(DRAM))、高速缓存、缓冲器等等。在一些实施例中，存储器/存储装置1211G可以在各种处理器之间共享或专用于特定的处理器。

在一些实施例中，基带电路1205的组件可以被适当地组合在单个芯片或单个芯片组中、或被适当地布置在同一电路板上。在一些实施例中，基带电路1205和应用电路1203的构成组件中的一些或全部构成组件可以被一起实现，例如，在片上系统(SOC)上。

在一些实施例中，基带电路1205可以提供与一个或多个无线电技术兼容的通信。例如，在一些实施例中，基带电路1205可以支持与演进型通用陆地无线电接入网(EUTRAN)和/或其他无线城域网(WMAN)、无线局域网(WLAN)、或无线个人区域网络(WPAN)进行通信。在一些实施例中，基带电路1205被配置为支持不止一个的无线协议的无线电通信，这些实施例可以被称为多模基带电路。

RF电路1207可以使能通过非固体介质使用经调制的电磁辐射与无线网络进行通信。在各种实施例中，RF电路1207可以包括开关、滤波器、放大器等，从而促进与无线网络的通信。RF电路1207可以包括接收信号路径，其可以包括用于对从FEM电路1209接收到的RF信号进行下变频并且向基带电路1205提供基带信号的电路。RF电路1207还可以包括发送信号路径，其可以包括用于对基带电路1205提供的基带信号进行上变频并且向FEM电路1209提供RF输出信号以用于传输的电路。

在一些实施例中，RF电路1207可以包括接收信号路径和发送信号路径。RF电路1207的接收信号路径可以包括混频器电路1213A、放大器电路1213B、和滤波器电路1213C。RF电路1207的发送信号路径可以包括滤波器电路1213C和混频器电路1213A。RF电路1207还可以包括合成器电路1213D，被配置为合成频率以供由接收信号路径和发送信号路径的混频器电路1213A使用。在一些实施例中，接收信号路径的混频器电路1213A可以被配置为基于由合成器电路1213D提供的合成频率来对从FEM电路1209接收到的RF信号进行下变频。放大器电路1213B可以被配置为放大经下变频的信号。

滤波器电路1213C可以包括被配置为从经下变频的信号中移除不需要的信号以生成输出基带信号的低通滤波器(LPF)或带通滤波器(BPF)。输出基带信号可以被提供给基带电路1205以用于进一步处理。在一些实施例中，输出基带信号可以包括零频基带信号，但这不是必须的。在一些实施例中，接收信号路径的混频器电路1213A可以包括无源混频器，但实施例的范围在这方面不被限制。

在一些实施例中，发送信号路径的混频器电路1213A可以被配置为基于由合成器电路1213D提供的合成频率对输入基带信号进行上变频，以生成用于FEM电路1209的RF输出信号。基带信号可以由基带电路1205提供，并且可以由滤波器电路1213C滤波。滤波器电路1213C可以包括低通滤波器(LPF)，但实施例的范围在这方面不被限制。

在一些实施例中，接收信号路径的混频器电路1213A和发送信号路径的混频器电路1213A可以包括两个或更多个混频器，并且可以分别被布置用于正交下变频或上变频。在一些实施例中，接收信号路径的混频器电路1213A和发送信号路径的混频器电路1213A可以包括两个或更多个混频器，并且可以被布置用于镜像抑制(例如，Hartley镜像抑制)。在一些实施例中，接收信号路径的混频器电路1213A和发送信号路径的混频器电路1213A可以分别被布置用于直接下变频和/或直接上变频。在一些实施例中，接收信号路径的混频器电路1213A和发送信号路径的混频器电路1213A可以被配置用于超外差操作。

在一些实施例中，输出基带信号和输入基带信号可以是模拟基带信号，但实施例的范围在这方面不被限制。在一些替代实施例中，输出基带信号和输入基带信号可以是数字基带信号。在这类实施例中，RF电路1207可以包括模数转换器(ADC)和数模转换器(DAC)电路，并且基带电路1205可以包括用于与RF电路1207进行通信的数字基带接口。

在一些双模实施例中，可以提供单独的无线电IC电路用于处理每个频谱的信号，但实施例的范围在这方面不被限制。

在一些实施例中，合成器电路1213D可以包括分数N合成器或分数N/N+1合成器中的一个或多个，但实施例的范围在这方面不被限制，因为其它类型的频率合成器可能是合适的。例如，合成器电路1213D可以包括Δ-Σ合成器、倍频器、或包括具有分频器的锁相环的合成器、其他合成器、和它们的组合。

合成器电路1213D可以被配置为基于频率输入和分频器控制输入来合成输出频率，以用于由RF电路1207的混频器电路1213A使用。在一些实施例中，合成器电路1213D可以是分数N/N+1合成器。

在一些实施例中，频率输入可以由压控振荡器(VCO)提供，但这不是必须的。取决于期望的输出频率，分频器控制输入可以由基带电路1205或应用电路1203提供。在一些实施例中，可以基于由应用电路1203指示的信道从查找表中确定分频器控制输入(例如，N)。

RF电路1207的合成器电路1213D可以包括分频器、延迟锁定环(DLL)、复用器、和相位累加器。在一些实施例中，分频器可以包括双模式分频器(DMD)，并且相位累加器可以包括数字相位累加器(DPA)。在一些实施例中，DMD可以被配置为将输入信号除以N或N+1(例如，基于进位)以提供分数除法比。在一些示例实施例中，DLL可以包括一组级联可调谐延迟元件、相位检测器、电荷泵、和D型触发器。在这类实施例中，延迟元件可以被配置为将VCO周期最多分解成Nd个相等的相位分组，其中Nd是延迟线中的延迟元件的数量。以这种方式，DLL可以提供负反馈以帮助确保通过延迟线的总延迟是一个VCO周期。

在一些实施例中，合成器电路1213D可以被配置为生成载波频率作为输出频率。在一些实施例中，输出频率可以是载波频率的倍数(例如，两倍载波频率、四倍载波频率等等)，并且与正交生成器和分频器电路结合使用以生成载波频率处的具有多个彼此不同的相位的多个信号。在一些实施例中，输出频率可以是LO频率(fLO)。在一些实施例中，RF电路1207可以包括IQ/极性转换器。

FEM电路1209可以包括接收信号路径，其可以包括被配置为操作从一个或多个天线1214接收到的RF信号、放大接收到的信号、以及将接收到的信号的放大版本提供给RF电路1207以供进一步处理的电路。FEM电路1209还可以包括发送信号路径，其可以包括被配置为放大由RF电路1207提供的用于传输的信号以由一个或多个天线1214中的至少一个天线传输的电路。

在一些实施例中，FEM电路1209可以包括被配置为在发送模式和接收模式操作之间切换的TX/RX开关。FEM电路1209可以包括接收信号路径和发送信号路径。FEM电路1209的接收信号路径可以包括低噪声放大器(LNA)，用于放大接收到的RF信号并且提供放大的接收到的RF信号作为(例如，到RF电路1207的)输出。FEM电路1209的发送信号路径可以包括功率放大器(PA)，其被配置为放大(例如，由RF电路1207提供的)输入RF信号，并且可以包括一个或多个滤波器，其被配置为生成用于(例如，通过一个或多个天线1214中的一个或多个天线)后续传输的RF信号。

在一些实施例中，设备可以包括附加元件，例如，存储器/存储装置、显示器、摄像头、一个或多个传感器、输入/输出(I/O)接口、其他元件、或它们的组合。

在一些实施例中，设备可以被配置为执行本文所描述的一个或多个过程、技术和/或方法或其部分。

图13是示出根据一些实施例的组件的框图。具体地，图13示出了硬件资源1300的图示，该硬件资源1300包括一个或多个处理器(或处理器核心)1310、一个或多个存储器/存储设备1320、以及一个或多个通信资源1330，所有这些都通过总线1340通信地耦合。

处理器1310(例如，中央处理单元(CPU)、精简指令集计算(RISC)处理器、复杂指令集计算(CISC)处理器、图形处理单元(GPU)、数字信号处理器(DSP)(例如，基带处理器)、专用集成电路(ASIC)、射频集成电路(RFIC)、另一处理器、或它们的任意适当的组合)可以包括例如处理器1312和处理器1314。存储器/存储设备1320可以包括主存储器、盘存储器或它们的任意适当的组合。

通信资源1330可以包括用于通过网络1308与一个或多个外围设备1304和/或一个或多个数据库1311进行通信的互连和/或网络接口组件或其他适当的设备。例如，通信资源1330可以包括有线通信组件(例如，用于通过通用串行总线(USB)进行耦合)、蜂窝通信组件、近场通信(NFC)组件、

组件(例如，

低功耗)、

组件、和其他通信组件。

指令1350可以包括用于使得至少一个处理器1310执行本文所讨论的任何一个或多个方法的软件、程序、应用、小程序、app、或其他可执行代码。指令1350可以完全地或部分地驻留在至少一个处理器1310(例如，处理器的高速缓存存储器内)、存储器/存储设备1320、或它们的任意适当的组合内。此外，指令1350的任意部分可以从外围设备1304和/或数据库1311的任意组合转移到硬件资源1300。因此，处理器1310的存储器、存储器/存储设备1320、外围设备1304、和数据库1311是计算机可读和机器可读介质的示例。

示例实施例

示例1是一种用于执行极化编码的装置。该装置包括电子存储器，用于存储在不同于极化编码器的第二级的极化编码器的第一级中使用的多个数据位。该装置包括一个或多个基带处理单元，其被设计为通过对数据位执行多个操作来在极化编码器的第一级中至少生成多个内部位，其中，内部位在极化编码器内部。该装置包括一个或多个基带处理单元，其被设计为通过对内部位执行多个操作来在极化编码器的第二级中生成多个码字位，其中，码字位对应于极化编码器的第二级，并且内部位对应于极化编码器的第一级。该装置包括一个或多个基带处理单元，其被设计针对混合自动重传请求(HARQ)传输，将数据位、码字位和内部位的子集提供给物理层的信道。

示例2是示例1的装置，其中该装置是用户设备(UE)，并且其中该信道是上行链路信道和侧链路信道中的至少一个。

示例3是示例1的装置，其中该装置是演进型用户节点(eNodeB)，并且其中该信道是下行链路信道中的至少一个。

示例4是示例1的装置，其中该传输是追赶合并HARQ传输和HARQ增量冗余(HARQ-IR)传输中的至少一个。

示例5是示例1的装置，其中用于极化编码器的第一级的数据位包括被设置为预定值的位。

示例6是示例1的装置，其中数据位的长度、内部位的长度和码字位的长度是相同的长度。

示例7是示例1的装置，其中，该一个或多个处理单元还被设计为生成后续HARQ传输，该后续HARQ传输包括数据位、内部位和码字位的后续子集，该后续子集不同于数据位、内部位和码字位的子集。

示例8是示例1的装置，其中HARQ传输包括数据位、内部位和码字位的子集的循环缓冲器。

示例9是示例1的装置，其中数据位、内部位和码字位的子集包括下列项中的一项：码字位和内部位、码字位和内部位的一部分、内部位和码字位的一部分、以及内部位。

示例10是一种计算机可读存储介质。该计算机可读存储介质在其上存储有指令，当指令由计算设备实现时，使得计算设备初始化由极化编码器生成以及从与混合自动重传请求(HARQ)传输相关联的物理层的信道接收的多个位的第一多个对数似然比(LLR)。该计算机可读存储介质在其上存储有指令，当指令由计算设备实现时，使得计算设备初始化极化解码器的与多个位相关联的多个悬挂边缘的第二多个LLR。该计算机可读存储介质在其上存储有指令，当指令由计算设备实现时，使得计算设备对第一多个LLR和第二多个LLR执行多个操作以生成第三多个LLR。该计算机可读存储介质在其上存储有指令，当指令由计算设备实现时，使得计算设备基于第三多个LLR确定对包括第一多个位和第二多个位的信息块的估计，其中，第一多个位和第二多个位包括数据位。

示例11是示例10的计算机可读存储介质，其中用户设备(UE)或演进节型点B(eNodeB)包括该计算机可读存储介质。

示例12是示例10的计算机可读存储介质，其中多个操作包括添加操作。

示例13是示例10的计算机可读存储介质，其中多个操作中的每一个包括：确定第一LLR的绝对值和第二LLR的绝对值中的最小LLR的最小化操作、通过将第一LLR的符号乘以第二LLR的符号来确定符号的乘法操作、以及提供具有该符号的最小LLR。

示例14是示例10的计算机可读存储介质，其中被设计为初始化第一多个LLR和初始化第二多个LLR的指令还包括：将来自第一多个LLR和第二多个LLR的与来自第一多个位和第二多个位的冻结位相关联的LLR初始化为预定义值的指令。示例10的计算机可读存储介质，其中被设计为初始化第一多个LLR和初始化第二多个LLR的指令还包括：将第一多个LLR和第二多个LLR中的与来自多个位的非冻结位相关联的每个LLR初始化为所述非冻结位中的一个相应非冻结位的接收到的LLR的总和，并且针对未被接收的位，将来自第一多个LLR和第二多个LLR的LLR初始化为零的指令。

示例15是示例10的计算机可读存储介质，其中对信息块的估计包括哪个码字通过信道被发送。

示例16是示例10的计算机可读存储介质，其中多个位中的零个或多个位与极化编码的内部位相关联。

示例17是一种用于执行极化编码的装置。该装置包括电子存储器，用于存储将由极化编码器模块编码的多个信息位，该多个信息位的长度为K。该装置包括一个或多个处理单元，被设计为基于混合自动重传请求(HARQ)方案选择缩短位数的长度S和穿孔位数的长度P，并经由极化编码器模块对多个信息位进行编码以生成基码字，其长度为N减去缩短位数。该装置包括一个或多个处理单元，被设计为经由交织器模块对极化编码器模块的结果进行交织以生成码字，该码字包括基码字减去缩短位、减去穿孔位数、加上长度为E的扩展位数。该装置包括一个或多个处理单元，被设计为将码字提供给调制模块以生成码字除以空间流数与每调制位数的相乘的结果，并将除法的结果提供给物理层的信道以将极化码发送到接收设备。

示例18是示例17的装置，其中该装置是用户设备(UE)或演进型节点B(eNodeB)之一。

示例19是示例17的装置，其中HARQ方案包括追赶合并传输。

示例20是示例17的装置，其中HARQ方案包括HARQ增量冗余(HARQ-IR)传输。

示例21是示例17的装置，其中一个或多个处理单元还被设计为将N设置为2^(ceil(log2(N_CB))，其中N_CB是码字的长度，并将E设置为零。

示例22是示例17的装置，其中一个或多个处理单元还被设计为将S设置为N-N_CB并且将P设置为零。

示例23是示例17的装置，其中一个或多个处理单元还被设计为将S设置为零并且将P设置为N-N_CB。

示例24是示例17的装置，其中一个或多个处理单元进一步设计为将N设置为2^(floor(log2(N_CB))，其中N_CB是码字的长度，并将E设置为N_CB-N。

示例25是示例17的装置，其中，一个或多个处理单元还被设计为将S设置为零并且将P设置为零。

示例26是一种方法，包括：通过对在不同于极化编码器的第二级的极化编码器的第一级中使用的多个数据位执行多个操作来在极化编码器的第一级中至少生成多个内部位，其中，内部位在极化编码器内部。该方法还包括：通过对内部位执行多个操作来在极化编码器的第二级中生成多个码字位，其中，码字位对应于极化编码器的第二级，并且内部位对应于极化编码器的第一级。该方法还包括：针对混合自动重传请求(HARQ)传输，将数据位、码字位和内部位的子集提供给物理层的信道。

示例27是示例26的方法，其中提供包括由用户设备(UE)的装置将数据位、码字位和内部位的子集提供给物理层的信道，并且其中，该信道是上行链路信道和侧链路信道中的至少一个。

示例28是示例26的方法，其中提供包括由演进型用户节点(eNodeB)的装置将数据位、码字位和内部位的子集提供给物理层的信道，并且其中，该信道是下行链路信道中的至少一个。

示例29是示例26的方法，其中HARQ传输是追赶合并HARQ传输和HARQ增量冗余(HARQ-IR)传输中的至少一个。

示例30是示例26的方法，其中用于极化编码器的第一级的数据位包括被设置为预定值的位。

示例31是示例26的方法，其中数据位的长度、内部位的长度和码字位的长度是相同的长度。

示例32是示例26的方法，还包括生成后续HARQ传输，该后续HARQ传输包括数据位、内部位和码字位的后续子集，该后续子集不同于数据位、内部位和码字位的子集。

示例33是示例26的方法，其中HARQ传输包括数据位、内部位和码字位的子集的循环缓冲器。

示例34是示例26的方法，其中数据位、内部位和码字位的子集包括下列项中的一项：码字位和内部位、码字位和内部位的一部分、内部位和码字位的一部分、以及内部位。

示例35是一种方法，包括：初始化由极化编码器生成以及从与混合自动重传请求(HARQ)传输相关联的物理层的信道接收的多个位的第一多个对数似然比(LLR)。该方法还包括：初始化极化解码器的与多个位相关联的多个悬挂边缘的第二多个LLR。该方法还包括：对第一多个LLR和第二多个LLR执行多个操作以生成第三多个LLR。该方法还包括：基于第三多个LLR确定对包括第一多个位和第二多个位的信息块的估计，其中，第一多个位和第二多个位包括数据位。

示例36是示例35的方法，其中初始化多个LLR、初始化第二多个LLR、执行多个操作、以及确定对信息块的估计由用户设备(UE)或演进型节点B(eNodeB)执行。

示例37是示例35的方法，其中多个操作包括添加操作。

示例38是示例35的方法，其中多个操作中的每一个包括：确定第一LLR的绝对值和第二LLR的绝对值中的最小LLR的最小化操作。多个操作包括通过将第一LLR的符号乘以第二LLR的符号来确定符号的乘法操作，并提供具有该符号的最小LLR。

示例39是示例35的方法，其中初始化第一多个LLR和初始化第二多个LLR还包括：将来自第一多个LLR和第二多个LLR的与来自第一多个位和第二多个位的冻结位相关联的LLR初始化为预定义值的指令。初始化第一多个LLR和初始化第二多个LLR还包括：将第一多个LLR和第二多个LLR中的与来自多个位的非冻结位相关联的每个LLR初始化为所述非冻结位中的一个相应非冻结位的接收到的LLR的总和，并且针对未被接收的位，将来自第一多个LLR和第二多个LLR的LLR初始化为零。

示例40是示例35的方法，其中对信息块的估计包括哪个码字通过信道被发送。

示例41是示例35的方法，其中多个位中的零个或多个位与极化编码的内部位相关联。

实施例42是一种方法。该方法包括电子存储器，用于存储将由极化编码器模块编码的多个信息位，该多个信息位的长度为K。该方法还包括一个或多个处理单元，被设计为基于混合自动重传请求(HARQ)方案选择缩短位数的长度S和穿孔位数的长度P。该方法还包括一个或多个处理单元，被设计为经由极化编码器模块对多个信息位进行编码以生成基码，其长度为N减去缩短位数。该方法还包括一个或多个处理单元，被设计为经由交织器模块对极化编码器模块的结果进行交织以生成码字，该码字包括基码字减去缩短位、减去穿孔位数、加上长度为E的扩展位数。该方法还包括一个或多个处理单元，被设计为将码字提供给调制模块以生成码字除以空间流数与每调制位数的相乘的结果，并将除法的结果提供给物理层的信道以将极化码发送到接收设备。

示例43是示例42的方法，其中HARQ方案包括追赶合并传输。

示例44是示例42的方法，其中HARQ方案包括HARQ增量冗余(HARQ-IR)传输。

示例45是示例42的方法，还包括将N设置为2^(ceil(log2(N_CB))，其中N_CB是码字的长度，并将E设置为零。

实施例46是实施例42的方法，还包括将S设置为N-N_CB并且将P设置为零。

示例47是示例42的方法，还包括将S设置为零并且将P设置为N-N_CB。

示例48是示例42的方法，还包括将N设置为2^(floor(log2(N_CB))，其中N_CB是码字的长度，并将E设置为N_CB-N。

示例49是示例42的方法，还包括将S设置为零并且将P设置为零。

示例50是至少一个计算机可读存储介质，其上存储有计算机可读指令，该计算机可读指令当被执行时，实现示例26-44中任一示例的方法。

实施例51是一种装置，包括用于执行示例26-44中任一示例的方法的装置。

实施例52是一种装置，用于执行示例26-44中任一示例的方法。

各种技术或它们的某些方面或部分可以采用程序代码(即指令)的形式，该程序代码被实现在有形介质(例如，软盘、CD-ROM、硬驱动器、非暂态计算机可读存储介质、或任意其他机器可读存储介质)中，其中当程序代码被加载并且由机器(例如，计算机)执行时，机器变为用于实施各种技术的装置。在程序代码在可编程计算机上执行的情况下，计算设备可以包括处理器、可由处理器读取的存储介质(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备、和至少一个输出设备。易失性和非易失性存储器和/或存储元件可以是RAM、EPROM、闪存驱动器、光驱动器、磁性硬驱动器、或用于存储电子数据的另一介质。eNodeB(或其他基站)和UE(或其他移动站)还可以包括收发器组件、计数器组件、处理组件、和/或时钟组件或定时器组件。可以实现或利用本文所描述的各种技术的一个或多个程序可以使用应用编程接口(API)、可重用控件等等。这样的程序可以用高级面向过程或面向对象编程语言来实现从而与计算机系统进行通信。然而，(一个或多个)程序可以用汇编或机器语言来实现，如果需要的话。在任何情况下，语言可以是编译的或解释的语言，并且与硬件实现相结合。

应当理解的是，本说明书中描述的许多功能单元可以被实现为一个或多个组件，组件是用来更加强调它们的实现独立性的术语。例如，组件可以被实现为硬件电路，包括定制超大规模集成(VLSI)电路或门阵列、现成的半导体(例如逻辑芯片)、晶体管、或其他分立元件。组件还可以用可编程硬件设备来实现，例如现场可编程门阵列、可编程阵列逻辑、可编程逻辑器件等等。

组件还可以用由各种类型的处理器执行的软件来实现。例如，可执行代码的识别组件可以包括计算机指令的一个或多个物理或逻辑块，例如其可以被组织为对象、过程、或函数。然而，识别组件的可执行文件不一定在物理上位于一起，而是可以包括存储在不同位置的不同指令，这些不同指令当在逻辑上结合在一起时构成组件并且实现组件所规定的目的。

实际上，可执行代码的组件可以是单个指令或多个指令，并且甚至可以分布在若干不同的代码段中、不同的程序中、和若干存储设备中。类似地，在本文中，操作数据可能被识别或被示出为在组件内，并且可能用任意适当的形式来体现或组织在任意适当类型的数据结构之内。操作数据可以被收集为单个数据集或可以被分布在不同的位置(包括分布在不同的存储设备)，并可以至少部分地仅作为系统或网络上的电子信号存在。组件可以是被动的或主动的，包括可操作以执行想要的功能的代理。

贯穿本说明书的对“示例”的引用意味着结合该示例所描述的特定特征、结构、或特性被包括在至少一个实施例中。因此，贯穿本说明书的在各种地方出现的短语“在示例中”不一定都指相同的实施例。

本文使用的多个项、结构元件、组成元件、和/或材料为了方便起见可能被呈现在共同列表中。然而，这些列表应当被认为列表中的每个成员被单独标识为独立并且唯一的成员。因此，仅仅根据在共同组中出现而没有相反指示，这样的列表的任何个体成员不应当被认为与同一列表的任意其他成员实际上等同。此外，本文中可能涉及各种实施例和示例以及它们的各种组件的替代。应当理解的是，这样的实施例、示例、和替代不被认为是彼此实际上等同，而应当被认为是实施例的单独的和独立的表示。

虽然前面已经为了清楚的目的进行了相当详细的描述，但显而易见的是，在不脱离其原理的情况下可以进行某些改变和修改。应该注意的是，实现本文描述的过程和装置有许多替代方式。因此，本文实施例被认为是说明性的而非限制性的，并且这些实施例不限于本文给出的细节，而是可以在所附权利要求的范围和等同物内进行修改。

Claims (9)

1.一种用于执行极化编码的装置，包括：

电子存储器，用于存储在不同于极化编码器的第二级的所述极化编码器的第一级中使用的多个数据位；以及

一个或多个基带处理单元，被配置为：

通过对所述数据位执行多个操作来在所述极化编码器的所述第一级中至少生成多个内部位，其中，所述内部位在所述极化编码器内部；

通过对所述内部位执行多个操作来在所述极化编码器的所述第二级中生成多个码字位，其中，所述码字位对应于所述极化编码器的所述第二级，并且所述内部位对应于所述极化编码器的所述第一级；并且

针对混合自动重传请求(HARQ)传输，将所述码字位和所述内部位的子集提供给物理层的信道。

2.根据权利要求1所述的装置，其中，所述装置是用户设备(UE)，并且其中，所述信道是上行链路信道和侧链路信道中的至少一个。

3.根据权利要求1所述的装置，其中，所述装置是基站，并且其中，所述信道是下行链路信道中的至少一个。

4.根据权利要求1所述的装置，其中，所述HARQ传输是追赶合并HARQ传输和HARQ增量冗余(HARQ-IR)传输中的至少一个。

5.根据权利要求1、2、3或4所述的装置，其中，用于所述极化编码器的所述第一级的所述数据位包括被设置为预定值的位。

6.根据权利要求1、2、3或4所述的装置，其中，所述数据位的长度、所述内部位的长度和所述码字位的长度是相同的长度。

7.根据权利要求1、2、3或4所述的装置，其中，所述一个或多个处理单元还被配置为生成后续HARQ传输，所述后续HARQ传输包括所述内部位和所述码字位的后续子集，所述后续子集不同于所述内部位和所述码字位的所述子集。

8.根据权利要求1、2、3或4所述的装置，其中，所述HARQ传输包括所述内部位和所述码字位的所述子集的循环缓冲器。

9.根据权利要求1、2、3或4所述的装置，其中，所述内部位和所述码字位的所述子集包括下列项中的一项：

所述码字位和所述内部位；

所述内部位的一部分和所述码字位；

所述码字位的一部分和所述内部位；以及

所述内部位。

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