CN108803760B - 带隙基准电路及使用该带隙基准电路的感测芯片 - Google Patents

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Abstract

本发明公开了一种包含钳位电路的带隙基准电路，该带隙基准电路仅需要在正常模式进行一次性校准以储存所述钳位电路的基准生成器的控制编码。在悬置模式下，所述控制编码用于控制所述基准生成器以使所述钳位电路提供期望的电源电压，并关闭带隙基准电压源以降低耗能。

Description

带隙基准电路及使用该带隙基准电路的感测芯片
技术领域
本发明涉及一种带隙基准电路，特别涉及一种在悬置模式下可关闭其带隙基准电压源而仅由钳位电路提供电源电压的带隙基准电路及使用该带隙基准电路的感测芯片。
背景技术
图1是一种已知电源电路，用于提供下游电路15所需的电源电压VDD。所述电源电路包含带隙基准电压源(bandgap reference voltage source)11以及稳压器(regulator)13。所述带隙基准电压源11提供稳定的基准电压Vref至所述稳压器13。该稳压器13具有低的静态电流Iddq以降低耗能并用于保持所述电源电压VDD。然而，在低耗能模式下，所述稳压器13仍然需要所述带隙基准电压源11持续提供能量以产生所述电源电压VDD，因此在所述低耗能模式下仍然会消耗相当的电能。当这种电源电路应用于可携式电子装置上时，则会缩短可携式电子装置的待机时间。
图2是另一种已知电源电路，相较于图1的电源电路，图2的电源电路除了包含带隙基准电压源21及稳压器23以外，还包含运算放大器22作为钳位电路，用于在低耗能模式下保持电源电压VDD。图2中，虽然所述运算放大器22具有低的静态电流Iddq且稳压器23在低耗能模式下能够被关闭，但是所述带隙基准电压源21在低耗能模式仍然持续运作。
此外，带隙基准电路的钳位电路除了需要有低的静态电流Iddq(例如纳米安培范围)之外，还须能够满足维持稳定的电源电压、电路占用面积小、工作于允许电压范围等要求。
优选的，带隙基准电路的所述钳位电路能够在低耗能模式下无须从带隙基准电压源汲取任何电能。然而，此目的并不容易达成，因为当用以提供正确基准电压Vref的带隙基准电压源被关闭时，如果基准电压Vref改变10％，钳位电路提供的电源电压VDD的变化将可能超过10％，而可能超出允许的工作电压范围。
发明内容
本发明的一个目的是提供一种在正常模式下进行校准的带隙基准电路及其操作方法。
为达上述目的，本发明提供一种带隙基准电路，其包含带隙基准电压源、钳位电路以及数字校准引擎。所述带隙基准电压源用于提供带隙电压。所述钳位电路包含基准生成器、运算放大器、比较器及输出开关。所述基准生成器用于产生第一基准电压。所述运算放大器具有正输入端、负输入端及输出端，其中，所述正输入端用于接收所述第一基准电压，所述输出端经由反馈电组反馈至所述负输入端，并用于输出钳位电压。所述比较器用于比较所述钳位电压与第二基准电压，以产生比较输出，其中，所述第二基准电压与所述带隙电压相关。所述输出开关连接所述运算放大器的所述输出端，用于控制所述钳位电压的输出。所述数字校准引擎用于根据所述比较输出调整所述基准生成器产生的所述第一基准电压，以得到所述钳位电压与所述第二基准电压之间的最小差值。
本发明还提供一种带隙基准电路，包含带隙基准电压源、钳位电路以及数字校准引擎。所述带隙基准电压源用于提供带隙电压。所述钳位电路包含基准生成器、运算放大器、比较器及输出开关。所述基准生成器用于产生第一基准电压。所述运算放大器具有正输入端、负输入端及输出端，其中，所述正输入端用于接收所述第一基准电压，所述输出端经由反馈电组反馈至所述负输入端，并用于输出钳位电压。所述比较器用于比较所述第一基准电压与第二基准电压，以产生比较输出，其中，所述第二基准电压与所述带隙电压相关。所述输出开关连接所述运算放大器的所述输出端，用于控制所述钳位电压的输出。所述数字校准引擎用于根据所述比较输出调整所述基准生成器产生的所述第一基准电压，以得到所述第一基准电压与所述第二基准电压之间的最小差值。
本发明还提供一种带隙基准电路的操作方法，该带隙基准电路包含钳位电路、带隙基准电压源及数字校准引擎，所述钳位电路包含多个钳位开关用以控制所述钳位电路输出的钳位电压。所述操作方法包含下列步骤：进入正常模式，该正常模式下所述钳位电路被关闭且所述数字校准引擎闲置；进入校准模式，该校准模式下所述钳位电路及所述数字校准引擎被开启，且所述多个钳位开关被设置成预设导通状态；在所述校准模式中，以所述数字校准引擎调整所述多个钳位开关的导通状态以得到所述钳位电压与预设电压之间的最小差值，并储存所述最小差值对应的所述多个钳位开关的控制编码于所述数字校准引擎；以及关闭所述钳位电路及闲置所述数字校准引擎以回到所述正常模式。
本发明还提供一种感测芯片，包含基准生成器、钳位电路、稳压器、多任务器以及数字核。所述基准生成器用于提供基准电压。所述钳位电路电性耦接所述基准生成器，用于接收所述基准电压并维持电源电压。所述多任务器电性耦接于所述基准生成器和所述稳压器之间。所述数字核用于控制所述稳压器和所述多任务器。悬置模式下，所述数字核控制所述所多任务器连接所述基准电压至所述稳压器，且所述稳压器被关闭。当所述数字核在所述悬置模式下接收外部时钟信号的升缘或降缘时进入稳压器模式。该稳压器模式下所述数字核开启所述稳压器以提供所述电源电压。
本发明还提供一种感测芯片，包含基准生成器、带隙基准电压源、稳压器以及切换组件。所述基准生成器用于提供基准电压。所述带隙基准电压源用于提供带隙电压。所述稳压器用于提供电源电压。所述切换组件耦接于所述基准生成器、所述带隙基准电压源及所述稳压器之间。正常模式下，所述切换组件连接所述带隙电压至所述稳压器以产生所述电源电压。悬置模式下，所述切换组件连接所述基准电压至所述稳压器。
本发明实施方式的带隙基准电路中，使用二极管连接式晶体管(diode connectedtransistor)形成的二极管作为电阻，以降低其电路占用的面积。虽然这种二极管会受到制程的影响，但经校准后即可消除制程的影响。
本发明实施方式的带隙基准电路中，由于带隙基准电压源以及稳压器在低耗能模式或悬置模式下均被关闭，可有效降低电路耗能。
本发明实施方式的带隙基准电路中，由于比较器仅在校正模式时使用而大部分期间未进行比较操作，故比较器可与其他电路功能分享，以有效利用电路组件。
本发明实施方式的带隙基准电路中，在悬置模式下可较精准的设定电源电压并减少电压浮动，因此可将电源电压设定成较低准位，例如设定为1伏特而非1.5伏特，而可降低悬置模式下的漏电流(leakage current)。
本发明实施方式的带隙基准电路中，钳位电路提供的电源电压的校准可在正常模式(normal mode)下自动完成，因此无须晶圆级或芯片级修整(trimming)，可有效降低测试及制造成本。
本发明实施方式的带隙基准电路较佳适用于移动电话、平板计算机、无线鼠标等需要尽量降低耗能的可携式电子装置中。
附图说明
图1示出一种已知电源电路的方框图。
图2示出另一种已知电源电路的方框图。
图3示出本发明实施方式的带隙基准电路的方框图。
图4示出本发明实施方式的钳位电路的基准生成器的部分电路图。
图5示出本发明另一实施方式的钳位电路的基准生成器的部分电路图。
图6A示出本发明再一实施方式的钳位电路的基准生成器的部分电路图。
图6B示出图6A的等效电路图。
图7示出本发明另一实施方式的带隙基准电路的方框图。
图8示出本发明实施方式的带隙基准电路的操作方法的流程图。
图9示出本发明实施方式的带隙基准电路的操作方法的操作状态。
图10示出本发明再一实施方式的带隙基准电路的方框图。
图11示出本发明实施方式的钳位电路的基准生成器的电流源库。
图12示出主控制器与从芯片之间的通信。
图13示出本发明另一实施方式的带隙基准电路的方框图。
图14A示出本发明实施方式中使用I2C通信协议的稳压器控制的信号时序图。
图14B示出本发明实施方式中使用SPI通信协议的稳压器控制的信号时序图。
图15示出本发明实施方式中根据I/O动作启闭稳压器的示意图。
图16示出本发明实施方式中根据I/O动作及参考时钟信号启闭稳压器的示意图。
图17示出本发明实施方式中根据I/O动作及参考时钟信号启闭稳压器的另一示意图。
图18示出本发明实施方式中根据I/O动作及参考时钟信号启闭稳压器的再一示意图。
图19示出本发明实施方式中根据I/O动作、参考时钟信号及计数值启闭稳压器的示意图。
图20示出本发明另一实施方式的带隙基准电路的操作状态。
附图标记说明
300 带隙基准电路 31 带隙基准电压源
32 钳位电路 321 基准生成器
323 运算放大器 325 比较器
33 稳压器 34 数字校准引擎
35 下游电路 36 模拟缓冲器
SW1 输出开关 R1 反馈电阻
R2 接地电组 D1 二极管库
Iref 基准电流 Vref1 第一基准电压
Vref2 第二基准电压 VDD 电源电压
Vbg1 带隙电压 Cout 比较输出
Vclamp 钳位电压
具体实施方式
为了让本发明的上述和其它目的、特征和优点能更明显，下文将配合附图作详细说明。在本发明的说明中，相同的构件以相同的符号表示，在此先说明。
请参照图3，其示出本发明实施方式的带隙基准电路300的方框图。带隙基准电路300包含带隙基准电压源31、钳位电路32、稳压器33以及数字校准引擎34。带隙基准电路300用以提供电源电压VDD至下游电路35，其中，所述下游电路35例如包含数字核(digitalcore)。所述电源电压VDD例如小于或等于1伏特，但并不以此为限。如果适当的进行校准，所述电源电压VDD可设定为较低的电压准位。
本发明实施方式中，由于钳位电路32输出的校准后钳位电压Vclamp几乎等于期望的电源电压VDD而具有很小的电压偏移，下游电路35可使用较低的电源电压VDD。由于钳位电路32被设计成低耗能，在低耗能模式(或悬置模式)下仅由钳位电路32提供电源电压VDD可以减少漏电流。
带隙基准电压源31用于提供稳定且不受制程、电压、温度(PVT)影响的带隙电压Vbg1。带隙基准电压源31还用以提供基准电压至其他电路，例如提供至稳压器33。稳压器33耦接于钳位电路32与下游电路35之间，用于固定的维持所述电源电压VDD且不受预设范围内的负载电流的影响。稳压器33可使用适当稳压器，并无特定限制，只要所使用的稳压器可在正常模式下运作并于低耗能模式下停止运作即可。
钳位电路32包含基准生成器321、运算放大器323、比较器325、输出开关SW1、反馈电组R1以及接地电阻R2；其中，该反馈电组R1及接地电阻R2可由晶体管(transistor)构成，以减少电路面积。
基准生成器321用于产生可调的第一基准电压Vref1。一种实施方式中，基准生成器321包含基准电流源及二极管库(diode bank)D1。所述基准电流源用以产生基准电流Iref至所述二极管库D1；其中，基准电流Iref优选为纳米安培范围(例如200nA)，例如由标准恒定跨导电路(Gm circuit)所提供。二极管库D1如图4-5所示，每一个二极管D0至Dn(例如由二极管连接式晶体管所形成)或一组串连的二极管D0’至Dn’具有不同的宽长比(width/length ratio)，并连接一个钳位开关321s，透过控制多个钳位开关321s的不同连接状态，则可改变基准生成器321产生的第一基准电压Vref1。由于每路二极管连接至接地，因而不受电压变化的影响。另一种实施方式中，基准生成器321包含基准电流源及晶体管库(transistor bank)。该晶体管库的连接如图6A所示，图6B则示出图6A的晶体管库的等校电路图。同样透过控制多个钳位开关321s的不同连接状态，则可改变基准生成器321产生的第一基准电压Vref1。
上述实施方式中，是使用二极管或晶体管代替精确电阻器(例如多晶硅电阻,polyresistor)，可在纳米安培范围下，降低电阻电路所占用的面积。必须说明的是，二极管、晶体管与钳位开关321s的连接方式并不限于图4-6B所示，只要能够透过改变钳位开关321s的连接状态以步阶地改变基准生成器321产生的第一基准电压Vref1即可，并无特定限制。
运算放大器323具有正输入端(+)、负输入端(-)及输出端。该正输入端接收所述基准生成器321产生的第一基准电压Verf1。所述输出端经由反馈电组R1反馈至所述负输入端，并用于输出钳位电压Vclamp。接地电组R2连接于所述运算放大器323的所述负输入端与接地之间(图3示出所述接地电组R2的一端连接至接地而另一端连接至反馈电组R1)。所述钳位电压Vclamp与所述第一基准电压Vref1的关系，可写成方程式1
Vclamp＝Vref1×(1+R1/R2)方程式1
比较器325用于比较所述钳位电压Vclamp与第二基准电压Vref2，以产生比较输出Cout，其中，所述第二基准电压Vref2与所述带隙电压Vbg1相关。本实施例中，所述第二基准电压Vref2与带隙电压Vbg1相关，是指所述第二基准电压Vref2等于所述带隙电压Vbg1或者所述第二基准电压Vref2是所述带隙电压Vbg1经过带隙基准电路300包含的模拟缓冲器36所产生。换句话说，本实施方式的带隙基准电路300可包含模拟缓冲器36或不包含模拟缓冲器36，根据所述带隙基准电压源31所提供的带隙电压Vbg1以及被提供的电源电压VDD而定。
本实施方式中，由于钳位电压Vclamp被校准为近似或相等于带隙电压Vbg1(其不受PVT影响)相关的第二基准电压Vref2，故可消除制程及电压变化造成的偏移。例如，虽然基准电流Iref及二级管库D1仍然受到制程及电压变化的影响，但是通过本发明实施方式的校准，则可消除这些影响。至于温度所造成的偏移，则相较于制程所造成的偏移显得无足轻重。
输出开关SW1连接运算放大器323的输出端，用于控制钳位电压Vclamp的输出。也即，当输出开关SW1导通时，所述钳位电压Vclamp则被输出而作为电源电压VDD被提供至下游电路35；当输出开关SW1不导通时，所述钳位电压Vclamp仅用以与第二基准电压Vref2比较，而不被输出。输出开关SW1例如接收来自下游电路35的控制信号，以于低耗能模式导通而于其他模式不导通。所述稳压器33耦接于所述输出开关SW1与所述下游电路35之间。
数字校准引擎34用于根据所述比较输出Cout调整所述基准生成器321产生的所述第一基准电压Vref1，使所述钳位电压Vclamp与所述第二基准电压Vref2(当不包含模拟缓冲器36时则为带隙电压Vbg1)的差值最小甚至相等。数字校准引擎14例如为数字处理器(DSP)。
例如，在图4-5的实施方式中，所述数字校准引擎14通过控制多个钳位开关321s的启闭，以改变所述二极管库D1的连接来调整所述基准生成器321产生的第一基准电压Vref1。在图6A的实施方式中，所述数字校准引擎34通过控制多个钳位开关321s的启闭，以改变所述晶体管库的连接来调整所述基准生成器321产生的第一基准电压Vref1。
请参照图7，其示出本发明另一实施方式的带隙基准电路700的方框图。图7的带隙基准电路700与图3的带隙基准电路300的差异在于比较器325、725所比较的电压。而关于带隙基准电压源71、稳压器73、基准生成器721、运算放大器723、输出开关SW1、反馈电组R1及接地电阻R2的功能则分别与图3的带隙基准电压源31、稳压器33、基准生成器321、运算放大器323、输出开关SW1、反馈电组R1及接地电阻R2相类似，因此本领域技术人员可根据图3的说明而了解。
更详言之，图7中，比较器725是用于比较第一基准电压Vref1与第二基准电压，以产生比较输出Cout。本实施方式中，所述第二基准电压直接显示成等于带隙基准电压源71输出的带隙电压Vbg2。如上述实施方式所述，图7也可能包含模拟缓冲器(如图3的组件36)用以将带隙电压Vbg2转换成不同的第二基准电压，根据电源电压VDD的期望值而定。数字校准引擎74则用于根据所述比较输出Cout调整所述基准生成器721产生的所述第一基准电压Vref1，使所述第一基准电压Vref1与所述第二基准电压(例如带隙电压Vbg2)的差值最小甚至相等。调整第一基准电压Vref1的方式可参照图3至图6B。
在假设图3与图7的电源电压VDD是相同且图3不包含模拟缓冲器36的前提下，如果运算方大器323、723为理想，带隙电压Vbg2可选择为Vbg1/(1+R1/R2)。
请参照图8，其示出本发明实施方式的带隙基准电路的操作方法的流程图，该操作方法适用于图3及图7的带隙基准电路300、700(例如以下说明使用图3的带隙基准电路300为例进行说明)。如前所述，带隙基准电路300包含钳位电路32、带隙基准电压源31、稳压器33及数字校准引擎34，所述钳位电路32则包含多个钳位开关(如图4-6B的钳位开关321s)用以控制所述钳位电路32输出的钳位电压Vclamp。
本实施方式的操作方法包含正常模式、校准模式以及低耗能模式；其中，所述正常模式例如是指所述下游电路75所需要的电能是由带隙基准电压源31及稳压器73所提供而并非由钳位电路32提供；所述校准模式中，所述下游电路35所需要的电能仍是由带隙基准电压源31及稳压器33所提供，只是所述数字校准引擎34用于储存控制基准生成器321的控制编码；所述低耗能模式例如是指所述下游电路35所需要的电能是由钳位电路32提供而并非由带隙基准电压源31及稳压器33所提供。因此，低耗能模式下，带隙基准电路300相较于已知电源电路可消耗较低的能量。
本实施方式的操作方法包含下列步骤：进入正常模式，该正常模式下钳位电路被关闭且数字校准引擎闲置(步骤S81)；进入校准模式，该校准模式下所述钳位电路及所述数字校准引擎被开启，且多个钳位开关被设置成预设导通状态(步骤S82)；在所述校准模式中，以所述数字校准引擎调整所述多个钳位开关的导通状态以使钳位电压与预设电源电压的差值最小，(步骤S83-S84)；以及储存所述最小差值对应的所述多个钳位开关的控制编码于所述数字校准引擎并关闭所述钳位电路及闲置所述数字校准引擎以回到所述正常模式(步骤S85)。换句话说，本发明实施方式的操作方法是在正常模式下进入一次校准模式，并在校准结束后回到所述正常模式。所述一次校准可能是数字校准引擎控制多个钳位开关一次即得到所述最小差值，也有可能是以步阶的方式(step-by-step)控制多个钳位开关多次才得到所述最小差值，根据实际操作而定。所述数字校准引擎34可用任何适当方式控制所述多个钳位开关，只要能求得所述最小差值即可。
其他实施方式中，在面对快速的环境变化以及长时间运作时，所述校准模式每经过预设时间间隔则自动进入。例如，在开机程序完成后即进入校准模式，并在完成校准后回到正常模式。接着，所述校准模式每经过30或60分钟再进入，但并不以此为限。每次进入所述校准模式时，所述多个钳位开关被控制以得到钳位电压与预设电源电压之间的最小差值。根据多个钳位开关的不同切换状态，在不同时间进入的校准模式所得到的所述最小差值的数值可能彼此不同。
请同时参照图3及图8-9，接着说明本发明实施方式的操作方法的内容。
步骤S81:系统开机后，带隙基准电路300例如直接进入正常模式提供下游电路35所需的电源电压VDD。如图9所示，正常模式下，由于下游电路35的运作是由带隙基准电压源31及稳压器33提供电能，因此带隙基准电压源31及稳压器33被开启，而钳位电路32关闭、输出开关SW1不导通且数字校准引擎34处于闲置状态(即仅损耗漏电流)以保持所储存的控制编码。
步骤S82:在正常模式可进入校准模式，例如接收下游电路35的控制信号、在开机后自动进入、每隔预设时间(由计数器进行计数)自动进入或者每次结束低耗能模式后自动进入。进入校准模式后，则供电至所述基准生成器321、运算放大器323、比较器325以开始运作。此时，基准生成器321开始产生基准电流Iref且其中的多个钳位开关321s设置成预设导通状态，该预设导通状态例如使所述基准生成器321输出的第一基准电压Vref1为可产生电压值的最低值、最高值、中间值或其他数值。
步骤S83:运算放大器323放大第一基准电压Vref1为钳位电压Vclamp。比较器325则比较该钳位电压Vclamp与第二基准电压Vref2(即所欲提供至下游电路35的电压值)以产生比较输出Cout。数字校准引擎34则根据所述比较输出Cout判断钳位电压Vclamp与第二基准电压Vref2的差值是否最小，若是，则进入步骤S85；若否，则进入步骤S84。换句话说，当钳位电压Vclamp与第二基准电压Vref2的差值最小时，钳位电压Vclamp与预设电源电压VDD的値最为接近而具有最小差值。
步骤S84:接着，数字校准引擎34产生数字信号(例如4比特、8比特等)以控制钳位电路321的多个钳位开关321s的启闭以输出不同的第一基准电压Vref1(例如逐渐增加或逐渐降低所述第一基准电压Vref1)。所述多个钳位开关321s的每一种连接方式都对应一个第一基准电压Vref1。运算放大器323放大第一基准电压Vref1为钳位电压Vclamp。数字校准引擎34则在改变所述多个钳位开关321s的连接的同时，根据比较器325的比较输出Cout判断钳位电压Vclamp是否逐渐接近第二基准电压Vref2，若并未达到最小值时则重复执行步骤S83、S84，直到达到最小值时，才进入步骤S85。
步骤S85:当数字校准引擎34根据比较输出Cout判断到达最小差值时，则记忆当时的控制编码(例如是数字编码)并发出控制信号使带隙基准电路300回到正常模式。当判断到达最小差值时，关闭所述钳位电路及闲置所述数字校准引擎以回到所述正常模式。
由于正常模式及校准模式都不是由钳位电路32提供电源电压VDD，所以在所述正常模式与所述校准模式中，输出开关SW1皆不导通。
校准模式中，由于钳位电路32及数字校准引擎34要运作以储存控制编码，钳位电路32及数字校准引擎34都被开启；带隙基准电压源31及稳压器33仍须提供电源电压VDD，故带隙基准电压源31及稳压器33都被开启。
本发明实施方式的操作方法还包含下列步骤：进入低耗能模式(例如使用带隙基准电路300的电子装置进入休眠模式)，该低耗能模式下，由于是以钳位电路32提供电源电压VDD，所述钳位电路32开启且所述输出开关SW1导通以输出所述钳位电压Vclamp以作为电源电压VDD。此时，所述数字校准引擎34是以校准模式中所储存的控制编码来控制所述基准生成器321。所述带隙基准电压源31及稳压器33则被关闭以降低低耗能模式下的系统耗能。
当上述操作方式应用于图7的带隙基准电路700时，数字校准引擎74是判断第一基准电压Vref1与第二基准电压(例如带隙电压Vbg2)的差值是否到达最小值并记忆当时的多个钳位开关321s的控制编码。换句话说，当第一基准电压Vref1与第二基准电压的差值最小时，钳位电压Vclamp与预设电源电压VDD的値最为接近而具有最小差值。其他部分的操作则与上述实施例相类似，故于此不再赘述。
此外，所述基准生成器321产生的第一基准电压Vref1还可通过其他方式调整。例如参照图10-11，图10示出本发明另一实施方式的带隙基准电路300’的方框图。图10的带隙基准电路300’与图3的带隙基准电路300的差异在于改变第一基准电压Vref1的方式。图3中，多个钳位开关321s用于改变多个二极管的连接方式；图11中，多个钳位开关321s用于改变多个基准电流源iref0至iref(n)的连接方式，以改变基准生成器321’产生的第一基准电压Vref1；其中，iref0至iref(n)分别具有不同的基准电流値。图10中，二极管D1例如可为固定的二极管。图10中其他组件的功能以及图10的操作方式均类似于图3及图8，仅基准生成器321’的电路结构不同，也即这些实施方式都是根据多个钳位开关321s的不同连接状态来调整产生的第一基准电压Vref1，故重复的部分于此不再赘述。
更详言之，控制钳位电路321的多个钳位开关321s可以是控制二极管库(如图4-5)、晶体管库(如图6A-6B)或电流源库(如图11)的连接。
本发明实施方式的操作方法中，当所述输出开关SW1导通时，则表示进入了低耗能模式，所述钳位电路开启而所述带隙基准电压源和所述稳压器关闭。当所述输出开关SW1不导通时，则可能处于正常模式或校准模式，所述带隙基准电压源和所述稳压器在两种模式下均开启以提供电源电压VDD至下游电路，而所述钳位电路在正常模式下关闭而在校准模式下开启。也即，所述钳位电路仅在进行校准时才开启，在正常模式的其他时间均关闭，其开启的目的是使数字校准引擎储存控制基准生成器的多个钳位开关321s启闭的控制编码。
综上所述，由于已知电源电路即使在低耗能模式下，带隙基准电压源仍然开启以提供稳定的电源电压，电源电路在低耗能模式下汲取相当的电能。因此，本发明另提出一种带隙基准电路(图3、7及10)及其操作方法(图8)，其在正常模式下进行一次性校准以储存多个钳位开关的控制编码，并在低耗能模式下仅使用钳位电路提供电源电压而关闭带隙基准电压源和稳压器，可有效降低带隙基准电路的整体耗电量。
上述实施方式中的带隙基准电路可应用于感测装置。该感测装置例如作为鼠标装置、触摸板、电容触控装置的感测芯片。该感测芯片例如作为从芯片(slave chip)，并通过时钟(CLK)和数据(data)与主控制器(host controller)通信，如图12所示。所述主控制器与所述感测芯片例如可使用I2C、SPI、SMBUS或其他串行或并行通信协议(communicationprotocol)进行通信。
当预设时间没有任何输入/输出活动(I/O activity)发生时，所述主控制器引发所述感测芯片进入悬置模式(或称低耗能模式)，以降低耗能。然而，当所述感测芯片被通知从悬置模式再回到正常模式时，所述主控制器通常在发出唤醒命令(wakeup command)至所述感测芯片后需要等待一段时间(例如称为唤醒时间)，以等待带隙基准电压源被唤醒。尤其是当所述带隙基准电压源具有小电流及大电容时需要较长的唤醒时间。
某些实施方式中，当感测芯片被要求支援快速的读写事件时，例如以突发模式(burst mode)读写数字数据，所述感测芯片必须提供没有唤醒时间的即时响应(instantresponse)。此时，唤醒时间会成为一个问题。
某些实施方式中，主控制器仅唤醒部分感测芯片(例如数字部分)以支援某些事件，例如更新传感器状态，而无需启动(power on)整个感测芯片。这种情形可称为轻载事件(light current event)。
如前所述，悬置模式是由钳位电路提供电源电压VDD，而由于钳位电路的设计是倾向于小电流及低电路面积，并不适合支持大电流事件(heavy current events)，例如持续的突发模式读写。此外，感测芯片在没有对来自主控制器的命令或数据译码(decoding)时，并不能清楚知道主控制器的要求是要进行完全唤醒、状态更新或是突发模式的读写。若不唤醒稳压器而仅由钳位电路以钳位电压进行供电，基于钳位电路的电容大小(晶载时通常很小)，钳位电路钳位的钳位电压会随运作的时间而缓慢降低。例如，当突发模式的读写时间维持很长(例如内存很大)时，钳位电压可能下降至低于能够维持数字及记忆状态的最小电压值，而造成问题。
因此，本发明还提供一种带隙基准电路及使用该带隙基准电压源感测芯片，其可快速从悬置模式(由钳位电路供电，且带隙基准电压源及稳压器关闭的模式)切换至稳压器模式(由稳压器供电，且带隙基准电压源未被唤醒的模式)，能够在不具有长唤醒时间下快速支持大电流事件，且能够在不事先译码来自主控制器的命令或数据下实时反应，且较长时间的支持大电流事件。此外，若在译码(进入稳压器模式后执行)后确认要进入完全唤醒，于唤醒时间后再唤醒带隙基准电压源。本发明具有很大的操作弹性。
请参照图13所示，其显示本发明另一实施方式的带隙基准电路1300的方框图。带隙基准电路1300例如可应用并包含于图12的感测芯片(从芯片)以与外部主控制器通信。该带隙基准电路1300用于在悬置模式(或称低耗能模式)下节省耗能并快速切换至稳压器以进入稳压器模式(举例说明于后)提供电源电压VDD，且不需要在进入稳压器模式前先进行译码。同时，在通信事件结束后可关闭所述稳压器以回到悬置模式。更详言之，在没有通信事件时稳压器没有必要被开启。
带隙基准电路1300包含基准生成器1321、带隙基准电压源1301、钳位电路1302、稳压器1303、切换组件1307、数字核1308、时钟产生器1309以及计数器1310；其中所述计数器1310可根据不同应用而不与实施。
如前所述，带隙基准电压源1301用于在正常模式下提供带隙电压Vbg。所述带隙基准电压源1301例如可由图3的带隙基准电压源31或图7的带隙基准电压源71实现，所述带隙电压Vbg例如可由图3或图7的带隙电压Vbg1或Vbg2实现。本实施方式中，所述带隙基准电压源1301在悬置模式及稳压器模式下均被关闭，用以节省整体耗能。
本实施方式中，稳压器模式可以说是一种悬置模式与正常模式之间的中间模式或是悬置模式的部分。带隙基准电路1300可由稳压器模式回到悬置模式或由稳压器模式直接进入正常模式。例如，当通信事件结束时回到悬置模式而当完全唤醒(例如根据解碼结果)时直接进入正常模式。
基准生成器1321用于提供基准电压Vref1。所述基准生成器1321例如可由图3的基准生成器321、图7的基准生成器721或图10的基准生成器321’实现，所述基准电压Vref1例如可由图3、图7或图10的基准电压Vref1实现。本实施方式中，所述基准生成器1321的基准电压Vref1例如在正常模式或背景下被校正为近似或相同于带隙电压Vbg，其一种校正方式如前所述(例如参照图8)，故于此不再赘述。本发明中，所述基准电压Vref1受制程、电压、温度影响(PVT sensitive)而变化；而所述带隙电压Vbg不受制程、电压、温度影响(PVTinsensitive)。
钳位电路1302电性耦接所述基准生成器1321，用于在悬置模式下接收所述基准电压Vref1并维持电源电压VDD。如前所述，所述电源电压VDD用以提供下游电路(例如数字核1308)运作时所需电力。图13中显示的Cap例如表示外部组件或晶载电容(on-chipcapacitor)。一种实施方式中，钳位电路1302例如包含图3的组件323、R1及R2，但不以此为限。
如果图13的实施方式如图3具有校正基准电压Vref1的功能，带隙基准电路1300还可包含比较器325、输出开关SW1及数字校准引擎34，其运作方式如上所述，故于此不再赘述。
稳压器1303用于在正常模式及稳压器模式下提供电源电压VDD。所述稳压器1303例如可由图3的稳压器33或图7的稳压器73实现。所述稳压器1303相较于钳位电路1302具有较大的功率MOS管开关(power MOS switch)。
切换组件1307耦接于基准生成器1321、带隙基准电压源1301和稳压器1303之间，用以受到数字核1308的控制切换输入至所述稳压器1303的电压，也即Vref_Ido可被选择为带隙电压Vbg或基准电压Vref1。例如，图13显示切换组件1307为多任务器(MUX)，但并不以此为限，只要能够选择将带隙电压Vbg或基准电压Vref1其中之一提供至稳压器1303者均可。所述稳压器1303基于基准电压Vref1或带隙电压Vbg产生所述电源电压VDD。
数字核1308例如包含数字处理单元(DSP)、特定功能集成电路(ASIC)或微处理器(MCU)。本实施方式中，数字核1308用于根据来自外部主控制器的封包数据及时钟信号控制所述稳压器1303的启闭、所述带隙基准电压源1301的启闭、所述计数器1310的计数和重置以及所述切换组件1307的切换功能，并具有内存储存有数字数据。一种实施方式中，所述主控制器与感测芯片之间是以I2C、SPI或SMBUS的通信协议进行通信，如图12所示所述通信包含时钟信号及封包数据(例如包含D0至Dn)的传送。
时钟产生器1309用于产生参考时钟信号REF_CLK以供感测芯片于悬置模式时使用。优选的，所述时钟产生器1309在正常模式下产生主时钟信号而在悬置模式下产生所述参考时钟信号REF_CLK。主时钟信号的频率优选远大于参考时钟信号REF_CLK的频率。所述参考时钟信号REF_CLK的周期优选大于来自主控制器的封包数据的长度。计数器1310用于计数所述参考时钟信号REF_CLK的升缘或降缘其中之一(例如每次侦测到升缘或降缘即计数值加1)，并受到数字核1308的重置而使计数值归零(以实施例说明于下)。
请同时参照图13及图20，接着说明本实施方式于正常模式及悬置模式的运作状态。
正常模式下，数字核1308控制带隙基准电压源1301及稳压器1303均开启(ON)。切换组件1307连接(例如导通多任务器的接点0)所述带隙基准电压源1301的带隙电压Vbg至所述稳压器1303以产生电源电压VDD。此时，基准生成器1321被关闭(OFF)而不提供基准电压Vref1。钳位电路1302也被关闭。关闭基准生成器1321及钳位电路1302例如可利用开关组件将其旁路或不提供其电能。
当感测芯片(或数字核1308)超过预设时间未接收任何通信事件，例如未从主控制器接收时钟信号及封包数据，则进入悬置模式。如前所述，为了尽可能的降低悬置模式的耗能，悬置模式下带隙基准电压源1301及稳压器1303均被关闭(OFF)而基准生成器1321及钳位电路1302均被开启(ON)。例如，数字核1308通过信号PD_BG关闭带隙基准电压源1301并通过信号PD_LDO关闭稳压器1303。此外，数字核1308通过信号Vsel改变切换组件1307的连接(例如导通多任务器的接点1)，控制所述所切换组件1307连接基准电压Vref1至所述稳压器1303。藉此，所述稳压器1303可随时被开启以提供电源电压VDD，而无需等待带隙基准电压源1301的长唤醒时间。
请参照图14A及14B所示，接着说明进入稳压器模式的方式。图14A显示在I2C本发明实施方式中使用I2C通信协议的稳压器控制的信号时序图，图14B显示本发明实施方式中使用SPI通信协议的稳压器控制的信号时序图。如图所示，在悬置模式下，当所述数字核1308未接收通信事件(显示为无事件)时关闭稳压器1303(即维持悬置模式)，例如信号PD_LDO的高准位表示关闭稳压器1303(power down LDO)，而低准位表示开启稳压器1303；也可相反为之。此处所述未接收通信事件例如指外部时钟信号EXT_CLK(例如图14A的SCL或14B的SCLK)没有准位变化(升缘或降缘)。当所述数字核1308接收通信事件(例如图14A及14B显示外部时钟信号EXT_CLK具有降缘)时进入稳压器模式。稳压器模式下，数字核1308通过信号PD_LDO开启稳压器1303以产生电源电压VDD。如前所述，切换组件1307在进入低耗能模式时已将基准电压Vref1连接至稳压器1303。因此，在进入稳压器模式时，稳压器1303可立即根据基准电压Vref1提供电源电压VDD。
本发明中，当数字核1308接收所述外部时钟信号EXT_CLK的升缘或降缘时开始接收来自主控制器的外部数据(如图14A及14B所示)。进入稳压器模式前，所述数字核1308并未译码所述外部命令或数据。换句话说，数字核1308一旦接收到主控制器的I/O动作，随即开启稳压器1303提供电源电压VDD，因此即使需要提供大电流事件(例如突发模式读写)，能够不需要等待唤醒时间且长时间的支援读写活动。稳压器模式下，所述稳压器1303接收所述基准电压Vref1以提供电源电压VDD，钳位电路1302可维持开启或被关闭，并无特定限制。
当I/O活动结束时，感测芯片可从稳压器模式回到悬置模式。例如参照图15所示，当每个封包数据(例如图15的P0、P1、P2)结束时，信号PD_LDO则回到高准位(可相对参考时钟信号REF_CLK的升源或降源)以关闭稳压器1303，即回到悬置模式。然而，某些实施方式中，封包数据的传送期间非常短(例如500至600奈秒，但不限于此)，而导致稳压器1303反复的被开启及关闭。优选能避免此情形。
请参照图16所示，其示出本发明实施方式中根据I/O动作及参考时钟信号启闭稳压器的示意图。本实施方式利用感测芯片内的时钟产生器1309所产生的参考时钟信号REF_CLK作为是否在稳压器模式下关闭稳压器1303的参考。例如，在所述稳压器1303被开启(例如在封包数据P0开始时)而进入稳压器模式后，当通信事件结束后(例如外部时钟信号EXT_CLK不具有升缘或降缘的无I/O动作期间)且所述参考时钟信号REF_CLK发生准位变换(例如从高准位至低准位或从低准位至高准位)时，所述数字核1308才关闭稳压器1303并回到悬置模式。本实施方式中，所述参考时钟信号REF_CLK的周期高于封包数据的期间(例如图16的P0至PN的期间)，以有效利用参考时钟信号REF_CLK的准位变换避免稳压器1303反复被启闭的情形。
请参照图17所示，其示出本发明实施方式中根据I/O动作及参考时钟信号启闭稳压器的另一示意图。如果通信事件未结束(例如P0至PN期间)，即使参考时钟信号REF_CLK发生准位变换，所述数字核1308仍不关闭稳压器1303(如图17显示PD_LDO维持为低准位)，直到通信事件结束(无I/O动作期间)且参考时钟信号REF_CLK发生准位变换。
请参照图18所示，其示出本发明实施方式中根据I/O动作及参考时钟信号启闭稳压器的再一示意图。某些状况下，如果参考时钟信号REF_CLK恰好在两封包期间之间(例如图18显示P0与P1之间，但并不限于此)发生准位变换，也导致稳压器1303被关闭后很快又被再度开启的情形。虽然此种状况并不频繁出现，本发明提出了可利用计数器1310的计数值来避免此情形的方式。
请参照图19所示，其示出本发明实施方式中根据I/O动作、参考时钟信号及计数值启闭稳压器的示意图。在稳压器模式下所述稳压器1303被开启(例如封包数据P0开始时)后，当所述通信事件结束后(例如外部时钟信号EXT_CLK不具有升缘或降缘的无I/O动作期间)且所述计数器1310的计数值Cn达到预设次数(例如2或3次，其根据参考时钟信号REF_CLK的周期长短而定，例如所述周期愈短则选择较多次数；所述周期愈长则选择较低次数)时，所述数字核1308才关闭所述稳压器1303并回到悬置模式。当计数器1310开始计数(例如图19显示计数参考时钟信号REF_CLK的升缘)后，所述数字核1308在接收新的通信事件(例如新封包数据或相对应的时钟信号)时，重置所述计数器1310的计数值Cn为零(例如图19显示接收封包数据P1时进行重置)。同时，当计数器1310的计数值Cn到达预设计数(例如图19显示Cn为2)时，才关闭稳压器1303并重置所述计数器1310的计数值Cn为零。悬置模式下所述计数器1310可维持关闭，直到进入下一个稳压器模式才开始计数。藉此，可消除反复启闭稳压器1303的情形。
必须说明的是，图14A至图19中所示的信号升缘及信号降缘仅为例示，并非用以限定本发明。其他实施例中，图14A至图19中所示的信号升缘可改变为信号降缘而信号降缘可改变为信号升缘，其根据不同应用而定。此外，图15至图19虽然以SPI通信协议为例进行说明，但其并非用以限定本发明。其他实施方式中，例如可以I2C、SMBUS或其他通信协议进行，本领域技术人员根据上述使用SPI通信协议的说明可了解使用其他通信协议的实施方式，故于此不再赘述。
虽然本发明已以前述实施方式公开，然其并非用于限定本发明，任何本发明所属技术领域中的技术人员，在不脱离本发明的精神和范围内，可以作各种更动与修改。因此本发明的保护范围应以所附的权利要求书所界定的范围为准。

Claims (39)

1.一种带隙基准电路，该带隙基准电路包含：
带隙基准电压源，该带隙基准电压源用于提供带隙电压；
钳位电路，该钳位电路包含：
基准生成器，该基准生成器用于产生第一基准电压；
运算放大器，该运算放大器具有正输入端、负输入端及输出端，其中，所述正输入端用于接收所述第一基准电压，所述输出端经由反馈电阻反馈至所述负输入端并用于输出钳位电压；及
比较器，该比较器用于比较所述钳位电压与第二基准电压，以产生比较输出，其中，所述第二基准电压与所述带隙电压相关；及
输出开关，该输出开关连接所述运算放大器的所述输出端，用于控制所述钳位电压的输出；以及
数字校准引擎，该数字校准引擎用于根据所述比较输出调整所述基准生成器产生的所述第一基准电压，以得到所述钳位电压与所述第二基准电压之间的最小差值。
2.根据权利要求1所述的带隙基准电路，其中，所述输出开关用于控制所述钳位电压输出至下游电路，所述带隙基准电路还包含稳压器耦接于所述输出开关与所述下游电路之间。
3.根据权利要求2所述的带隙基准电路，其中，当所述输出开关导通时，所述钳位电路开启而所述带隙基准电压源和所述稳压器关闭。
4.根据权利要求2所述的带隙基准电路，其中，当所述输出开关不导通时，所述带隙基准电压源和所述稳压器开启，所述钳位电路在正常模式下关闭而在校准模式下开启。
5.根据权利要求1所述的带隙基准电路，其中，所述钳位电路还包含接地电阻连接于所述运算放大器的所述负输入端与接地之间。
6.根据权利要求1所述的带隙基准电路，其中，所述基准生成器包含基准电流源及二极管库，所述数字校准引擎通过改变所述二极管库的连接以调整所述基准生成器产生的所述第一基准电压。
7.根据权利要求1所述的带隙基准电路，其中，所述基准生成器包含基准电流源及晶体管库，所述数字校准引擎通过改变所述晶体管库的连接以调整所述基准生成器产生的所述第一基准电压。
8.根据权利要求1所述的带隙基准电路，该带隙基准电路还包含模拟缓冲器，其中，所述第二基准电压为所述带隙电压经过所述模拟缓冲器所产生。
9.一种带隙基准电路，该带隙基准电路包含：
带隙基准电压源，该带隙基准电压源用于提供带隙电压；
钳位电路，该钳位电路包含：
基准生成器，该基准生成器用于产生第一基准电压；
运算放大器，该运算放大器具有正输入端、负输入端及输出端，其中，所述正输入端用于接收所述第一基准电压，所述输出端经由反馈电阻反馈至所述负输入端，并用于输出钳位电压；及
比较器，该比较器用于比较所述第一基准电压与第二基准电压，以产生比较输出，其中，所述第二基准电压与所述带隙电压相关；及
输出开关，该输出开关连接所述运算放大器的所述输出端，用于控制所述钳位电压的输出；以及
数字校准引擎，该数字校准引擎用于根据所述比较输出调整所述基准生成器产生的所述第一基准电压，以得到所述第一基准电压与所述第二基准电压之间的最小差值。
10.根据权利要求9所述的带隙基准电路，其中，所述输出开关用于控制所述钳位电压输出至下游电路，所述带隙基准电路还包含稳压器耦接于所述输出开关与所述下游电路之间。
11.根据权利要求10所述的带隙基准电路，其中，当所述输出开关导通时，所述钳位电路开启而所述带隙基准电压源和所述稳压器关闭。
12.根据权利要求10所述的带隙基准电路，其中，当所述输出开关不导通时，所述带隙基准电压源和所述稳压器开启，所述钳位电路在正常模式下关闭而在校准模式下开启。
13.根据权利要求9所述的带隙基准电路，其中，所述钳位电路还包含接地电阻连接于所述运算放大器的所述负输入端与接地之间。
14.根据权利要求9所述的带隙基准电路，其中，所述基准生成器包含基准电流源及二极管库，所述数字校准引擎通过改变所述二极管库的连接以调整所述基准生成器产生的所述第一基准电压。
15.根据权利要求9所述的带隙基准电路，其中，所述基准生成器包含基准电流源及晶体管库，所述数字校准引擎通过改变所述晶体管库的连接以调整所述基准生成器产生的所述第一基准电压。
16.根据权利要求9所述的带隙基准电路，该带隙基准电路还包含模拟缓冲器，其中，所述第二基准电压为所述带隙电压经过所述模拟缓冲器所产生。
17.一种带隙基准电路的操作方法，所述带隙基准电路包含钳位电路、带隙基准电压源及数字校准引擎，所述钳位电路包含多个钳位开关用以控制所述钳位电路输出的钳位电压，所述操作方法包含：
进入正常模式，该正常模式下所述钳位电路被关闭且所述数字校准引擎闲置；
进入校准模式，该校准模式下所述钳位电路及所述数字校准引擎被开启，且所述多个钳位开关被设置成预设导通状态；
在所述校准模式中，以所述数字校准引擎调整所述多个钳位开关的导通状态以得到所述钳位电压与预设电源电压之间的最小差值，并储存所述最小差值对应的所述多个钳位开关的控制编码于所述数字校准引擎；以及
关闭所述钳位电路及闲置所述数字校准引擎以回到所述正常模式。
18.根据权利要求17所述的操作方法，其中，所述钳位电路还包含输出开关用以控制所述钳位电压的输出，在所述正常模式与所述校准模式中，所述输出开关不导通。
19.根据权利要求18所述的操作方法，还包含：
进入低耗能模式，该低耗能模式下，所述钳位电路开启且所述输出开关导通以输出所述钳位电压，所述带隙基准电压源关闭。
20.根据权利要求17所述的操作方法，其中，所述多个钳位开关用于控制二极管库、晶体管库或电流源库的连接。
21.一种感测芯片，该感测芯片包含：
带隙基准电压源，该带隙基准电压源用于提供带隙电压；
基准生成器，该基准生成器用于提供基准电压；
钳位电路，该钳位电路电性耦接所述基准生成器，用于接收所述基准电压并维持电源电压，所述钳位电路还用于在校准模式输出钳位电压；
比较器，该比较器用于在所述校准模式比较所述钳位电压与所述带隙电压，以产生比较输出；
数字校准引擎，该数字校准引擎用于在所述校准模式根据所述比较输出调整所述基准生成器产生的所述基准电压；
稳压器；
多任务器，该多任务器电性耦接于所述基准生成器和所述稳压器之间；以及
数字核，该数字核用于控制所述稳压器和所述多任务器，其中，
悬置模式下，所述数字核控制所述多任务器连接所述基准电压至所述稳压器，且所述稳压器被关闭，及
当所述数字核在所述悬置模式下接收外部时钟信号的升缘或降缘时进入稳压器模式，所述稳压器模式下所述数字核开启所述稳压器以提供所述电源电压。
22.根据权利要求21所述的感测芯片，其中所述稳压器相较于所述钳位电路具有较大的功率MOS管开关。
23.根据权利要求21所述的感测芯片，其中所述带隙基准电压源还用于在正常模式下提供所述带隙电压，该正常模式下所述数字核还控制所述多任务器连接所述带隙电压至所述稳压器，以使所述稳压器产生所述电源电压。
24.根据权利要求23所述的感测芯片，其中所述基准电压受制程、电压、温度影响而变化；所述带隙电压不受制程、电压、温度影响。
25.根据权利要求23所述的感测芯片，其中所述带隙基准电压源在所述悬置模式及所述稳压器模式被关闭。
26.根据权利要求21所述的感测芯片，其中所述外部时钟信号是所述感测芯片与外部主控制器之间的I2C、SPI或SMBUS通信协议的时钟信号。
27.根据权利要求21所述的感测芯片，还包含时钟产生器用于产生参考时钟信号，其中所述稳压器模式下，当所述外部时钟信号不具有所述升缘或所述降缘且所述参考时钟信号发生准位变换时，所述数字核才关闭所述稳压器并回到所述悬置模式。
28.根据权利要求21所述的感测芯片，还包含：
时钟产生器，该时钟产生器用于产生参考时钟信号；以及
计数器，该计数器用于计数所述参考时钟信号的升缘或降缘，
其中，所述稳压器模式下，当所述外部时钟信号不具有所述升缘或所述降缘且所述计数器的计数达到预设次数时，所述数字核才关闭所述稳压器并回到所述悬置模式。
29.根据权利要求28所述的感测芯片，其中所述数字核在接收新的封包数据时重置所述计数器的计数为零。
30.根据权利要求21所述的感测芯片，其中当所述数字核接收所述外部时钟信号的所述升缘或所述降缘时开始接收外部数据，但进入所述稳压器模式前所述数字核未开始译码所述外部数据。
31.一种感测芯片，该感测芯片包含：
基准生成器，该基准生成器用于提供基准电压；
带隙基准电压源，该带隙基准电压源用于提供带隙电压；
钳位电路，该钳位电路电性耦接所述基准生成器，用于接收所述基准电压并在悬置模式下维持电源电压，所述钳位电路还用于在校准模式输出钳位电压；
比较器，该比较器用于在所述校准模式比较所述钳位电压与所述带隙电压，以产生比较输出；
数字校准引擎，该数字校准引擎用于在所述校准模式根据所述比较输出调整所述基准生成器产生的所述基准电压；
稳压器，该稳压器用于提供所述电源电压；以及
切换组件，该切换组件耦接于所述基准生成器、所述带隙基准电压源及所述稳压器之间，其中，
正常模式下，所述切换组件连接所述带隙电压至所述稳压器以产生所述电源电压，及
所述悬置模式下，所述切换组件连接所述基准电压至所述稳压器。
32.根据权利要求31所述的感测芯片，其中所述基准电压受制程、电压、温度影响而变化；所述带隙电压不受制程、电压、温度影响。
33.根据权利要求31所述的感测芯片，还包含数字核用于控制所述切换组件的切换功能以及所述稳压器的启闭。
34.根据权利要求33所述的感测芯片，其中，所述悬置模式下，
当所述数字核未接收通信事件时关闭所述稳压器，及
当所述数字核接收所述通信事件时开启所述稳压器以产生所述电源电压。
35.根据权利要求34所述的感测芯片，还包含时钟产生器用于产生参考时钟信号，其中，
在所述稳压器被开启后，当所述通信事件结束后且所述参考时钟信号发生准位变换时，所述数字核关闭所述稳压器。
36.根据权利要求34所述的感测芯片，还包含：
时钟产生器，该时钟产生器用于产生参考时钟信号，以及
计数器，该计数器用于计数所述参考时钟信号的升缘或降缘，
其中，在所述稳压器被开启后，当所述通信事件结束后且所述计数器的计数达到预设次数时，所述数字核关闭所述稳压器。
37.根据权利要求36所述的感测芯片，其中所述数字核在接收新的通信事件时重置所述计数器的所述计数为零。
38.根据权利要求31所述的感测芯片，其中所述钳位电路在所述稳压器接收所述基准电压以提供所述电源电压时维持开启或被关闭。
39.根据权利要求31所述的感测芯片，其中所述稳压器相较于所述钳位电路具有较大的功率MOS管开关。
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