CN108666222A - 半导体结构及其制作方法 - Google Patents
半导体结构及其制作方法 Download PDFInfo
- Publication number
- CN108666222A CN108666222A CN201710214592.0A CN201710214592A CN108666222A CN 108666222 A CN108666222 A CN 108666222A CN 201710214592 A CN201710214592 A CN 201710214592A CN 108666222 A CN108666222 A CN 108666222A
- Authority
- CN
- China
- Prior art keywords
- semiconductor structure
- layer
- substrate
- production method
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 58
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 52
- 230000008569 process Effects 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 claims abstract description 45
- 238000010438 heat treatment Methods 0.000 claims abstract description 41
- -1 nitrogen containing compound Chemical class 0.000 claims abstract description 39
- 238000013461 design Methods 0.000 claims abstract description 37
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 18
- 238000005516 engineering process Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910017464 nitrogen compound Inorganic materials 0.000 claims description 3
- 150000002830 nitrogen compounds Chemical class 0.000 claims description 3
- 239000003292 glue Substances 0.000 abstract description 21
- 230000000694 effects Effects 0.000 abstract description 11
- 238000004140 cleaning Methods 0.000 abstract description 6
- 239000001257 hydrogen Substances 0.000 abstract description 5
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000007669 thermal treatment Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种半导体结构及其制作方法，所述制作方法包括：在一基底上形成一含氮化合物层；对含氮化合物层进行一热处理工艺；形成一光阻图案层，光阻图案层至少露出部分含氮化合物层。本发明通过在形成一光阻图案层之前，对含氮化合物层进行一热处理工艺，热处理工艺可以破坏含氮化合物层表面的氮键的活性，使得在光阻图案层形成期间，含氮化合物层的表面不会出现氮键与空气或者清洗工艺中的氢键发生反应，从而可以防止产生残胶。这样，通过所述制作方法制成的半导体结构的CD稳定，具有良好的产品品质和性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其制作方法。
背景技术
在半导体制造领域中，光刻工艺是半导体结构的制作方法中极为关键的步骤，其能否将相应的图案精确地移到半导体基底上，是决定半导体结构性能和品质的主要因素之一。通常，光刻工艺包括：涂胶、曝光、显影和去胶等几个主要步骤。如今，随着半导体结构尺寸持续缩小化的发展，光刻工艺将面临更严峻的挑战，其对于半导体结构的性能、品质及优良率具有关键性的影响。
然而，在光刻工艺中，常常会出现光刻胶残留的现象，残留的光刻胶会影响到半导体结构的特征尺寸(Critical Dimension，简称CD)。例如：在静态随机存储单元(SRAMCell)的轻掺杂漏极(Lightly Doped Drain，LDD)的光刻工艺中，会出现N-H键反应形成残胶(Scum)，其中，N键来自于多晶硅侧壁的氮化硅侧墙，H键则来自空气或者清洗工艺，并且残胶会随着时间的延长而挥发减少，造成LDD的特征尺寸(CD)不稳定，从而影响SRAM的品质和性能。
因此，有必要提供一种半导体结构及其制作方法，防止产生残胶以稳定半导体结构的特征尺寸，提高半导体结构的品质和性能。
发明内容
本发明所要解决的技术问题是提供一种半导体结构及其制作方法，防止产生残胶以稳定半导体结构的特征尺寸，提高半导体结构的品质和性能。
为解决上述技术问题及相关问题，本发明提供的半导体结构的制作方法包括：
在一基底上形成一含氮化合物层；
对所述含氮化合物层进行一热处理工艺；
形成一光阻图案层，所述光阻图案层至少露出部分所述氮类化合物层。
可选的，在所述的半导体结构的制作方法中，所述含氮化合物层为氮化硅层或者氮氧化硅层。
可选的，在所述的半导体结构的制作方法中，所述热处理工艺为尖峰热处理工艺。
进一步的，在所述的半导体结构的制作方法中，所述尖峰热处理工艺的温度范围在800℃至1000℃之间。
可选的，在所述的半导体结构的制作方法中，所述尖峰热处理工艺的温度为950℃。
进一步的，在所述的半导体结构的制作方法中，所述热处理工艺的环境为非活泼气体环境。
可选的，在所述的半导体结构的制作方法中，所述热处理工艺的环境为氮气环境。
可选的，在一基底上形成一含氮化合物层的步骤包括：提供一基底；在所述基底上形成一栅极结构，所述栅极结构覆盖部分所述基底；在所述栅极结构的两侧壁形成一侧墙，所述侧墙为所述含氮化合物层。
可选的，形成一光阻图案层，所述光阻图案层至少露出部分所述含氮化合物层的步骤包括：涂覆一光阻层，所述光阻层覆盖露出的所述基底、所述栅极结构以及所述侧墙；对所述光阻层进行曝光、显影，形成所述光阻图案层，所述光阻图案层露出所述栅极结构、所述侧墙以及所述侧墙外侧的部分基底。
可选的，所述半导体结构的制作方法在形成所述光阻图案层之后进行一离子注入工艺，在所述侧墙外侧的部分基底中形成掺杂区。
根据本发明的另一方面，本发明还提供了一种由上述制作方法制成的半导体结构。
可选的，所述半导体结构还包括：一位于所述基底之上的栅极结构，所述栅极结构覆盖部分所述基底；一侧墙，所述侧墙位于所述栅极结构的两侧壁，且所述侧墙的材料为含氮类化合物。
可选的，所述半导体结构还包括掺杂区，所述掺杂区位于所述侧墙外侧的基底中。
与现有技术相比，本发明具有以下有益效果：
本发明通过在形成一光阻图案层之前，对所述含氮化合物层进行一热处理工艺，所述热处理工艺可以破坏所述含氮化合物层表面的氮键的活性，使得在所述光阻图案层形成期间，所述含氮化合物层的表面不会出现氮键与空气或者清洗工艺中的氢键发生反应，从而可以防止产生残胶。这样，通过上述制作方法制成的半导体结构的CD稳定，具有良好的产品品质和性能。
进一步的，所述热处理工艺为尖峰热处理工艺，因尖峰热处理工艺(Spike annealprocessing)是快速加热到设定温度，进行短时间快速热处理的方法，整个工艺周期短，且破坏所述含氮化合物层表面的氮键的活性效果佳，可以有效的防止后续产生残胶，进一步有利于稳定半导体结构的特征尺寸，提高半导体结构的品质和性能。
附图说明
图1至图5为一种半导体结构的制作方法中各步骤对应的结构示意图；
图6为本发明实施例中所述半导体结构的制作方法的流程图；
图7至图12为本发明实施例中所述半导体结构的制作方法中各步骤对应的结构示意图。
具体实施方式
请参阅图1至图5，示意出了一种半导体结构的制作方法中各步骤对应的结构示意图，所述半导体结构的制作方法为：提供一第一基底10，在所述第一基底10中定义有第一隔离结构100和有源区(图中示意图省略)；在所述第一基底10上形成一第一栅极结构12，所述第一栅极结构12覆盖部分所述第一基底10，通常，在所述第一基底10和所述第一栅极结构12之间还包括一第一介质层11，所述第一介质层11可以为遂穿氧化物层或者为高-K绝缘层和金属层的混合层，所述第一栅极结构12的材料可以为多晶硅；在所述第一栅极结构12的两侧壁形成一第一侧墙13，所述第一侧墙13的材料为氮化硅，如图1所示。
接着，涂覆一第一光阻层14，所述第一光阻层14覆盖露出的第一基底10、所述第一栅极结构12以及第一侧墙13，如图2所示；对所述第一光阻层14进行曝光、显影，形成第一光阻图案层14′，所述第一光阻图案层14′露出所述第一栅极结构12、所述第一侧墙13以及所述第一侧墙13外侧的部分基底10。因为所述第一侧墙13的材料为氮化硅，则在上述第一光阻图案层14′的形成过程中，所述第一侧墙13中的氮键会与空气或者清洗工艺中的氢键发生反应形成残胶15(Scum)，所述残胶15附着在所述第一侧墙13上，如图3所示。然后，对上述结构进行第一离子注入工艺A，如图4所示，于是，在露出的所述基底10中就会形成第一掺杂区16(所述第一掺杂区16可以为轻掺杂漏极LDD)，所述第一掺杂区16的特征尺寸D1，如图5所示，在显微镜下观察上述结构，在所述第一侧墙13的附近会发现大量的小黑点(即残胶15)，严重影响产品的品质。
进一步的，发明人研究发现，因为在上述制作方法中有残胶15的存在，使得实际得到的第一掺杂区16的特征尺寸D1要小于理论设计的特征尺寸；而且，残胶15会随着时间的延长而挥发减少，导致第一掺杂区16的特征尺寸D1极不稳定，所以，所述第一离子注入工艺A的工艺参数难以精确控制，如所述第一离子注入工艺A的实际掺杂浓度需要反复实验调整，通常，所述实际掺杂浓度要高于理论设计的掺杂浓度，才能符合半导体结构的性能要求，导致半导体结构的性能不稳定。目前，针对上述问题所采用的解决方式有：第一种方式就是严格控制上述第一光阻图案层14′的形成过程的各个工艺参数，但是该方式只能减轻却不能完全克服上述问题；第二种方式是采用氧化硅材料作为第一侧墙的以防止残胶15的产生，虽然该方式可以防止残胶15的产生，但是因氧化硅与氮化硅的物理和化学特性不同，相比之下，采用氮化硅作为第一侧墙形成的半导体结构的性能优于采用氧化硅作为第一侧墙形成的半导体结构的性能。
因此，基于上述发现和一系列实验研究，本发明提供一种半导体结构的制作方法，如图6所示，所述制作方法包括：
步骤S1、在一基底上形成一含氮化合物层；
步骤S2、对所述含氮化合物层进行一热处理工艺；
步骤S3、形成一光阻图案层，所述光阻图案层至少露出部分所述含氮化合物层。
相应的，根据本发明的另一面，本发明还提供了一种采用上述制作方法制成的半导体结构。
本发明通过在形成一光阻图案层之前，对所述含氮化合物层进行一热处理工艺，所述热处理工艺可以破坏所述含氮化合物层表面的氮键的活性，使得在所述光阻图案层形成期间，所述含氮化合物层的表面不会出现氮键与空气或者清洗工艺中的氢键发生反应，从而可以防止产生残胶。这样，通过上述制作方法制成的半导体结构的CD稳定，具有良好的产品品质和性能。
下面将结合流程图和示意图对本发明的半导体结构及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下列举所述半导体结构及其制作方法的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请参阅图6至图12，其中图6示出了本发明实施例中所述半导体结构的制作方法的流程图，图7至图12示出了本发明实施例中所述半导体结构的制作方法中各步骤对应的结构示意图。首先，执行步骤S1，在一基底上形成一含氮化合物层。具体的，本实施例中，在一基底上形成一含氮化合物层的步骤包括：提供一基底20，所述基底20可以为硅单晶衬底，也可以为其它合适的半导体衬底，在所述基底20中设置有隔离结构200和有源区(图中示意图省略)，所述隔离结构200可以为浅沟槽隔离结构，所述隔离结构200用于后续半导体结构中器件的隔离；在所述基底20上形成一栅极结构22，所述栅极结构22覆盖部分所述基底20。通常，在所述栅极结构22与所述基底20之间还包括一介质层21，较佳的，所述介质层21可以为常用的遂穿氧化物层，还可以为高-K绝缘层和金属层的混合层，用以有效降低半导体结构中栅极电容，所述栅极结构22可以为常用的多晶硅层；在所述栅极结构22的两侧壁形成一侧墙23，所述侧墙23为含氮化合物层，所述侧墙23的材料可以但不限于为氮化硅或者氮氧化硅，优选的，本实施例中，所述侧墙23的材料为氮化硅，如图7所示，可以理解的，通过步骤S1形成的半导体结构与图1的结构是一样，因此，关于步骤S1中的详细制作过程是本领域普通技术人员所知晓的，此外，在形成所述栅极结构22与形成所述侧墙23之间，还可以包括本领域技术人员所知晓的其他的一些相应结构的形成步骤，在此不做赘述。
接着，执行步骤S2，对所述含氮化合物层进行一热处理工艺。所述热处理工艺可以破坏所述含氮化合物层(即所述侧墙23)表面的氮键的活性，对后续形成的半导体结构的品质和性能有着至关重要的影响。较佳的，在本实施例中，所述热处理工艺采用尖峰热处理工艺(Spike anneal processing)，所述尖峰热处理工艺是快速加热到设定温度，进行短时间快速热处理的方法，整个工艺周期短，且破坏所述含氮化合物层表面的氮键的活性效果很明显。为了达到最佳效果，同时起到保护所述侧墙23的作用，所述尖峰热处理工艺的环境为非活泼气体环境，如氮气环境；所述尖峰热处理工艺的温度范围可以在800℃至1000℃之间，其中，所述尖峰热处理工艺的温度在950℃时，效果最佳。虽然，所述尖峰热处理工艺只是改变(破坏)了所述侧墙23表面的N键的活性，但其对后续半导体结构的形成具有很重要的意义，因此为了便于区分和理解，在此，本实施例将通过所述尖峰热处理工艺后的侧墙采用不同标号进行标注，即通过所述尖峰热处理工艺后的侧墙为侧墙23′，如图8所示。
然后，执行步骤S3，形成一光阻图案层，所述光阻图案层至少露出部分所述含氮化合物层。具体的，如图9所示，首先，涂覆一光阻层24，所述光阻层24覆盖露出的基底20、所述栅极结构22以及侧墙23′；对所述光阻层24进行曝光、显影，形成一光阻图案层24′，所述光阻图案层24′露出所述栅极结构22、所述侧墙23′以及所述侧墙23′外侧的部分基底20，如图10所示。因在所述光阻图案层24′的形成过程中，所述侧墙23′表面的氮键活性已被破坏，因此，就不会产生残胶。通过在显微镜下观察上述结构，发现在所述侧墙23′的附近没有再出现小黑点(即不存在残胶)，提升了产品的品质。
当然，本实施例中，形成所述光阻图案层24′的目的是为了形成后续的掺杂区(如源/漏区)，即所述半导体结构的制作方法还包括离子注入工艺，对上述结构进行离子注入工艺B，如图11所示。很显然的，因为本实施例中在形成所述光阻图案层24′的时候，不会产出残胶，所以，对其进行离子注入工艺B时，在所述基底20中形成的掺杂区26(如所述掺杂区26可以为轻掺杂漏极LDD)的特征尺寸D2是稳定的，如图12所示。因此，在形成所述光阻图案层24′之前，先对所述侧墙进行尖峰热处理工艺，可以大大稳定后续形成的所述掺杂区26的特征尺寸。另外，通过本实施例所述的半导体结构的制作方法形成的所述掺杂区26的特征尺寸D2相比于图5中的第一掺杂区16的特征尺寸D1偏大了(而形成所述光阻图案层24′和所述第一光阻图案层14′是采用相同的掩膜版)，因此，在本实施例中，为了补偿所述掺杂区26CD变大对半导体结构的性能影响，相应的，所述离子注入工艺B的掺杂浓度(剂量)需要做适当的调整(如适当减小剂量)，这都是本领域技术人员可以理解的。
于是，通过上述制作方法形成的半导体结构包括但不限于以下结构，请参考图12所示：
一基底20；一位于所述基底20之上的栅极结构22，所述栅极结构22覆盖部分所述基底20；一位于所述基底20和所述栅极结构22之间的介质层21；一侧墙23′，所述侧墙23′位于所述栅极结构22的两侧壁，且所述侧墙23′的材料为氮化硅；掺杂区(LDD)26，所述掺杂区26位于所述侧墙23′外侧的基底20中。
可见，通过本实施例的所述制作方法，可以有效防止半导体结构中产生残胶，使得形成的半导体结构中的掺杂区(如LDD)的特征尺寸稳定，有利于提高半导体结构的品质和性能。显然，上述制作方法同样适用于形成半导体结构中的其他结构(如重掺杂区等)。
综上，本发明通过在形成一光阻图案层之前，对所述含氮化合物层进行一热处理工艺，所述热处理工艺可以破坏所述含氮化合物层表面的氮键的活性，使得在所述光阻图案层形成期间，所述含氮化合物层的表面不会出现氮键与空气或清洗工艺中的氢键发生反应，从而可以防止产生残胶。这样，通过上述制作方法制成的半导体结构的CD稳定，具有良好的产品品质和性能。
进一步的，所述热处理工艺为尖峰热处理工艺，因尖峰热处理工艺(Spike annealprocessing)是快速加热到设定温度，进行短时间快速热处理的方法，整个工艺周期短，且破坏所述含氮化合物层表面的氮键的活性效果佳，可以有效的防止后续产生残胶，进一步有利于稳定半导体结构的特征尺寸，提高半导体结构的品质和性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种半导体结构的制作方法，其特征在于，包括：
在一基底上形成一含氮化合物层；
对所述含氮化合物层进行一热处理工艺；
形成一光阻图案层，所述光阻图案层至少露出部分所述含氮化合物层。
2.如权利要求1所述的半导体结构的制作方法，其特征在于，所述含氮化合物层为氮化硅层或者氮氧化硅层。
3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述热处理工艺为尖峰热处理工艺。
4.如权利要求3所述的半导体结构的制作方法，其特征在于，所述尖峰热处理工艺的温度范围在800℃至1000℃之间。
5.如权利要求4所述的半导体结构的制作方法，其特征在于，所述尖峰热处理工艺的温度为950℃。
6.如权利要求3所述的半导体结构的制作方法，其特征在于，所述热处理工艺的环境为非活泼气体环境。
7.如权利要求6所述的半导体结构的制作方法，其特征在于，所述热处理工艺的环境为氮气环境。
8.如权利要求1至7任意一项所述的半导体结构的制作方法，其特征在于，在一基底上形成一含氮化合物层的步骤包括：
提供一基底；
在所述基底上形成一栅极结构，所述栅极结构覆盖部分所述基底；
在所述栅极结构的两侧壁形成一侧墙，所述侧墙为所述含氮化合物层。
9.如权利要求8所述的半导体结构的制作方法，其特征在于，形成一光阻图案层，所述光阻图案层至少露出部分所述含氮化合物层的步骤包括：
涂覆一光阻层，所述光阻层覆盖露出的所述基底、所述栅极结构以及所述侧墙；
对所述光阻层进行曝光、显影，形成所述光阻图案层，所述光阻图案层露出所述栅极结构、所述侧墙以及所述侧墙外侧的部分基底。
10.如权利要求9所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法在形成所述光阻图案层之后进行一离子注入工艺，在所述侧墙外侧的部分基底中形成掺杂区。
11.一种如权利要求1至7任意一项所述的制作方法制成的半导体结构。
12.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：
一位于所述基底之上的栅极结构，所述栅极结构覆盖部分所述基底；
一侧墙，所述侧墙位于所述栅极结构的两侧壁，且所述侧墙的材料为含氮类化合物。
13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括掺杂区，所述掺杂区位于所述侧墙外侧的基底中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710214592.0A CN108666222B (zh) | 2017-04-01 | 2017-04-01 | 半导体结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710214592.0A CN108666222B (zh) | 2017-04-01 | 2017-04-01 | 半导体结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108666222A true CN108666222A (zh) | 2018-10-16 |
| CN108666222B CN108666222B (zh) | 2021-06-25 |
Family
ID=63784638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710214592.0A Active CN108666222B (zh) | 2017-04-01 | 2017-04-01 | 半导体结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108666222B (zh) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030022511A1 (en) * | 2001-07-24 | 2003-01-30 | Qingyuan Han | Plasma ashing process |
| US20040005735A1 (en) * | 2002-07-05 | 2004-01-08 | Samsung Electro-Mechanics Co., Ltd. | Dicing method for micro electro mechanical system chip |
| US20070123049A1 (en) * | 2005-11-17 | 2007-05-31 | Kao-Su Huang | Semiconductor process and method for removing condensed gaseous etchant residues on wafer |
| CN101106066A (zh) * | 2006-07-10 | 2008-01-16 | 中芯国际集成电路制造(上海)有限公司 | 可去除刻蚀后残留聚合物的半导体器件制造方法 |
| CN101430501A (zh) * | 2007-11-06 | 2009-05-13 | 中芯国际集成电路制造(上海)有限公司 | 一种修正光刻胶图形的方法 |
| CN101740365A (zh) * | 2008-11-17 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | 制造半导体器件的方法 |
| CN101740334A (zh) * | 2008-11-13 | 2010-06-16 | 中芯国际集成电路制造(北京)有限公司 | 光刻预处理方法及光刻方法 |
| CN101789401A (zh) * | 2009-01-23 | 2010-07-28 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管及其制作方法 |
| CN103456838A (zh) * | 2013-08-29 | 2013-12-18 | 东莞南玻光伏科技有限公司 | 太阳能电池钝化膜的制作方法及太阳能电池的制作方法 |
| CN104810280A (zh) * | 2014-01-27 | 2015-07-29 | 北大方正集团有限公司 | 半导体器件的制造方法 |
| US20160152930A1 (en) * | 2012-10-08 | 2016-06-02 | Air Products And Chemicals, Inc. | Stripping and Cleaning Compositions for Removal of Thick Film Resist |
-
2017
- 2017-04-01 CN CN201710214592.0A patent/CN108666222B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030022511A1 (en) * | 2001-07-24 | 2003-01-30 | Qingyuan Han | Plasma ashing process |
| US20040005735A1 (en) * | 2002-07-05 | 2004-01-08 | Samsung Electro-Mechanics Co., Ltd. | Dicing method for micro electro mechanical system chip |
| US20070123049A1 (en) * | 2005-11-17 | 2007-05-31 | Kao-Su Huang | Semiconductor process and method for removing condensed gaseous etchant residues on wafer |
| CN101106066A (zh) * | 2006-07-10 | 2008-01-16 | 中芯国际集成电路制造(上海)有限公司 | 可去除刻蚀后残留聚合物的半导体器件制造方法 |
| CN101430501A (zh) * | 2007-11-06 | 2009-05-13 | 中芯国际集成电路制造(上海)有限公司 | 一种修正光刻胶图形的方法 |
| CN101740334A (zh) * | 2008-11-13 | 2010-06-16 | 中芯国际集成电路制造(北京)有限公司 | 光刻预处理方法及光刻方法 |
| CN101740365A (zh) * | 2008-11-17 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | 制造半导体器件的方法 |
| CN101789401A (zh) * | 2009-01-23 | 2010-07-28 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管及其制作方法 |
| US20160152930A1 (en) * | 2012-10-08 | 2016-06-02 | Air Products And Chemicals, Inc. | Stripping and Cleaning Compositions for Removal of Thick Film Resist |
| CN103456838A (zh) * | 2013-08-29 | 2013-12-18 | 东莞南玻光伏科技有限公司 | 太阳能电池钝化膜的制作方法及太阳能电池的制作方法 |
| CN104810280A (zh) * | 2014-01-27 | 2015-07-29 | 北大方正集团有限公司 | 半导体器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108666222B (zh) | 2021-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101393858B (zh) | 半导体器件、场致发光器件及场致发光显示装置的制法 | |
| CN100416763C (zh) | 于晶体管工艺中整合高k栅极电介质的方法 | |
| WO2005112088A1 (ja) | 半導体装置の製造方法および製造装置 | |
| CN104716092B (zh) | 阵列基板的制造方法及制造装置 | |
| CN108666222A (zh) | 半导体结构及其制作方法 | |
| CN106783532B (zh) | 一种低温多晶硅薄膜的制备方法、薄膜晶体管、阵列基板以及液晶显示面板 | |
| KR100467357B1 (ko) | 모오스 트랜지스터 제조 방법 | |
| JPH0368133A (ja) | 固相拡散方法 | |
| JP3510973B2 (ja) | 薄膜半導体装置の製造方法 | |
| CN105762081A (zh) | 一种薄膜晶体管的制作方法 | |
| TW466631B (en) | Method to control growth of multi-gate oxide layer thickness using argon plasma doping | |
| CN101621032B (zh) | 一种低压铝栅工艺实现方法 | |
| CN100479118C (zh) | 光致抗蚀剂的去除方法以及半导体元件的制造方法 | |
| KR20080026258A (ko) | 반도체 소자의 제조 방법 | |
| CN109309006A (zh) | 半导体器件及其形成方法 | |
| JPH03184368A (ja) | 半導体装置の製造方法 | |
| JPH09133928A (ja) | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 | |
| CN102299064B (zh) | 栅结构氧化的方法 | |
| KR100282433B1 (ko) | 반도체 소자의 트랜치 형성방법 | |
| KR100214069B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| TW323390B (en) | The method for forming lightly doped drain on semiconductor device | |
| KR101019695B1 (ko) | 반도체 소자의 듀얼 게이트 산화막 형성방법 | |
| KR100325077B1 (ko) | 실리사이드막을구비한박막트랜지스터의형성방법 | |
| KR950009796B1 (ko) | 절연게이트형 전계효과 트랜지스터 및 그의 형성방법 | |
| TW434896B (en) | Fabricating process for mask read only memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |