CN108630650A - 一种bga扇出相位补偿的方法及装置 - Google Patents

一种bga扇出相位补偿的方法及装置 Download PDF

Info

Publication number
CN108630650A
CN108630650A CN201710167213.7A CN201710167213A CN108630650A CN 108630650 A CN108630650 A CN 108630650A CN 201710167213 A CN201710167213 A CN 201710167213A CN 108630650 A CN108630650 A CN 108630650A
Authority
CN
China
Prior art keywords
winding
fan
mode
differential signal
compensation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710167213.7A
Other languages
English (en)
Other versions
CN108630650B (zh
Inventor
尹昌刚
马峰超
曹化章
黄江玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZTE Corp
Original Assignee
ZTE Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZTE Corp filed Critical ZTE Corp
Priority to CN201710167213.7A priority Critical patent/CN108630650B/zh
Publication of CN108630650A publication Critical patent/CN108630650A/zh
Application granted granted Critical
Publication of CN108630650B publication Critical patent/CN108630650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
    • H01L2224/48011—Length
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48108—Connecting bonding areas at different heights the connector not being orthogonal to a side surface of the semiconductor or solid-state body, e.g. fanned-out connectors, radial layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)

Abstract

本发明实施例公开了一种焊球阵列封装BGA扇出相位补偿的方法，该方法包括在BGA区域扇出差分信号，形成差分信号的扇出过孔；在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等。本发明实施例同时还公开了一种BGA扇出相位补偿的装置。

Description

一种BGA扇出相位补偿的方法及装置
技术领域
本发明涉及印刷电路板(Printed Circuit Board，PCB)设计技术领域，尤其涉及一种焊球阵列封装(Ball Grid Array，BGA)扇出相位补偿的方法及装置。
背景技术
当前PCB上高速芯片通常采用BGA方式进行封装，然而，当信号焊盘排列方向与高速信号出线方向平行时，出线存在拐角，信号从扇出过孔传送到BGA区域外时，差分信号线会出现长度差。这样，差分信号出现相位差，严重影响差分信号性能。
为解决这一问题，现有技术采用走单线或者差分线出BGA区域后进行绕线补偿的方式对什么进行补偿。但是，这种补偿方法存在补偿不及时的问题，进而会造成信号在进行模式转换时的性能差，无法满足系统高传输速率的要求。
发明内容
有鉴于此，本发明实施例提供一种BGA扇出相位补偿的方法及装置，能够提升相位补偿效果，从而提高信号的模式转换性能，保证了系统的高传输速率。
本发明实施例的技术方案是这样实现的：
一种焊球阵列封装BGA扇出相位补偿的方法，包括：
在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等。
如上所述的方法，所述在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿，包括：
在所述差分信号的扇出过孔处采用预设模式，并以预设角度为绕线角度对所述差分信号线进行绕线补偿。
如上所述的方法，还包括：
在焊球阵列封装BGA区域扇出差分信号，形成差分信号的扇出过孔；其中，所述扇出过孔的反焊盘与所述扇出过孔为同心圆，所述反焊盘包括参考层反焊盘和非参考层反焊盘。
如上所述的方法，所述在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿，包括：
在所述差分信号的扇出过孔处采用预设模式，以预设角度为绕线角度，并以预设距离为绕线距离对所述差分信号线进行绕线补偿；其中，所述绕线距离为进行绕线补偿时所述差分信号线与所述反焊盘边界的距离。
如上所述的方法，还包括：
采用所述预设模式出线到所述BGA区域外。
如上所述的方法，还包括：
挖通相邻的非参考层反焊盘，不挖通相邻的参考层反焊盘。
如上所述的方法，所述预设距离大于等于3mil。
如上所述的方法，所述预设模式为单线模式或差分模式。
如上所述的方法，所述预设角度为45度或135度。
一种BGA扇出相位补偿的装置，包括：
第一处理模块，用于在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等。
如上所述的装置，所述第一处理模块，具体用于在所述差分信号的扇出过孔处采用预设模式，并以预设角度为绕线角度对所述差分信号线进行绕线补偿。
如上所述的装置，还包括：
第二处理模块，用于在焊球阵列封装BGA区域扇出差分信号，形成差分信号的扇出过孔；其中，所述扇出过孔的反焊盘与所述扇出过孔为同心圆，所述反焊盘包括参考层反焊盘和非参考层反焊盘。
如上所述的装置，所述第一处理模块，具体还用于在所述差分信号的扇出过孔处采用预设模式，以预设角度为绕线角度，并以预设距离为绕线距离对所述差分信号线进行绕线补偿；其中，所述绕线距离为进行绕线补偿时所述差分信号线与所述反焊盘边界的距离。
如上所述的装置，还包括：
第三处理模块，用于采用所述预设模式出线到所述BGA区域外。
如上所述的装置，还包括：
第四处理模块，用于挖通相邻的非参考层反焊盘，不挖通相邻的参考层反焊盘。
本发明实施例提供的BGA扇出相位补偿的方法及装置，在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等；这样无需等到走线出BGA区域便能够在扇出过孔处及时地对差分信号的扇出相位进行补偿，提升了相位的补偿效果，从而提高了信号的模式转换性能，保证了系统的高传输速率。
附图说明
图1为本发明实施例提供的一种BGA扇出相位补偿的方法的流程示意图；
图2为本发明实施例提供的差分信号的扇出过孔的结构示意图；
图3为本发明实施例提供的另一种BGA扇出相位补偿的方法的流程示意图；
图4为本发明实施例提供的一种采用单线模式对BGA扇出相位进行绕线补偿的结构示意图；
图5为本发明实施例提供的一种采用差分模式对BGA扇出相位进行绕线补偿的结构示意图；
图6为本发明实施例提供的挖通相邻的非参考层反焊盘形成的一种区域结构示意图；
图7为本发明实施例提供的挖通相邻的非参考层反焊盘形成的另一种区域结构示意图；
图8为本发明实施例提供的另一种采用单线模式对BGA扇出相位进行绕线补偿的结构示意图；
图9为本发明实施例提供的采用单线模式出线到BGA区域外的结构示意图；
图10为本发明实施例提供的另一种采用差分模式对BGA扇出相位进行绕线补偿的结构示意图；
图11为本发明实施例提供的采用差分模式出线到BGA区域外的结构示意图；
图12为本发明实施例提供的进行相位补偿中的插损性能的仿真结果示意图；
图13为本发明实施例提供的进行相位补偿中的差模转共模性能的仿真结果示意图；
图14为本发明实施例提供的进行相位补偿中的共模转差模性能的仿真结果示意图；
图15为本发明实施例提供的一种BGA扇出相位补偿的装置结构示意图；
图16为本发明实施例提供的另一种BGA扇出相位补偿的装置结构示意图。
具体实施方式
本发明实施例提供了一种BGA扇出相位补偿的方法，该方法包括：
在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿。
具体的，在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿可以由BGA扇出相位补偿的装置来实现。进行绕线补偿后的差分信号线的正信号线与负信号线长度相等。
需要说明的是，由于本发明提供的BGA扇出相位补偿的方法在差分信号的扇出过孔处进行相位补偿，不会对BGA区域外的走线空间造成影响，从而降低了PCB设计难度，并且不需要提高单板材料以及铜箔粗糙度的等级，不需要升级连接器性能，从而不增加PCB加工成本。
本发明实施例提供的BGA扇出相位补偿的方法，在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等；这样无需等到走线出BGA区域便能够在扇出过孔处及时地对差分信号的扇出相位进行补偿，提升了相位的补偿效果，从而提高了信号的模式转换性能，保证了系统的高传输速率。
本发明实施例提供了另一种BGA扇出相位补偿的方法，如图1所示，该方法包括：
步骤101、BGA扇出相位补偿的装置在BGA区域扇出差分信号，形成差分信号的扇出过孔。
具体的，图2为本发明实施例提供的差分信号的扇出过孔的结构示意图，如图2所示，扇出过孔a位于周围四个焊盘b的中心位置，扇出过孔形成时，在扇出过孔的外部形成反焊盘c，其中与一部分焊盘b连接的是电源网络线/地网络线d，与另一部分焊盘b连接的是差分信号线e。
需要说明的是，扇出过孔的反焊盘与扇出过孔为同心圆，反焊盘包括参考层反焊盘和非参考层反焊盘。其中参考层和非参考层是一个相对概念，参考层包括平面层、信号层等，而非参考层是除了参考层的层面。
具体的，步骤101在BGA区域扇出差分信号，形成差分信号的扇出过孔，可以由BGA扇出相位补偿的装置来实现。
步骤102、BGA扇出相位补偿的装置在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿。
具体的，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等。
具体的，步骤102差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿可以通过以下方式来实现：
a、在差分信号的扇出过孔处采用预设模式，并以预设角度为绕线角度对差分信号线进行绕线补偿。
具体的，在绕线过程中，需要对差分信号线的角度进行不断的改变，从而达到围绕扇出过孔的状态，以预设角度为绕线角度对差分信号线进行绕线补偿指的就是在绕线过程中每次都是以预设角度对差分信号线进行改变。
或者，
b、在差分信号的扇出过孔处采用预设模式，以预设角度为绕线角度，并以预设距离为绕线距离对差分信号线进行绕线补偿。
需要说明的是，绕线距离为进行绕线补偿时差分信号线与反焊盘边界的距离。
具体的，预设距离大于等于3mil。在绕线过程中，为了更好地布线，差分信号线与不宜与反焊盘距离过近，一般要保持至少3mil的距离。
具体的，预设角度为45度或135度。在绕线过程中，常常需要不断改变布线方向以到达期望的绕线效果，而为了简单易行地进行布线，差分信号线通常是以45度或135度为角度改变布线方向的。
进一步，在图1对应的实施例的基础上，本发明实施例提供的BGA扇出相位补偿的方法，如图3所示，该方法还包括：
步骤103、BGA扇出相位补偿的装置采用预设模式出线到BGA区域外。
具体的，预设模式为单线模式或差分模式。
需要说明的是，瓶颈(Neck)差分模式是一种满足特定阻抗要求的差分模式，在差分信号的扇出过孔处采用差分模式对差分信号线进行绕线补偿和采用差分模式出线到BGA区域外，可以指的是采用Neck差分模式对差分信号线进行绕线补偿和采用Neck差分模式出线到BGA区域外。
图4为本发明实施例提供的一种采用单线模式对BGA扇出相位进行绕线补偿的结构示意图，如图4所示，差分信号线的绕线初始点通常是扇出过孔的电镀区域，假设正负线的绕线初始点分别为a1、b1，假设正负线的绕线完成点分别为a2、b2，采用单线模式进行绕线补偿时，差分信号线的正负线分别从a1、b1开始“背靠背”的以预设角度θ为绕线角度沿不同方向进行绕线，而由于采用了单线模式进行绕线补偿，差分信号线的正信号线和负信号线处于“分离”状态，因此需要采用单线模式分别出线到a2、b2(a2、b2是BGA区域的点)，也就是说采用了单线模式进行绕线，就要采用单线模式进行出线。
需要说明的是，进行绕线后的差分信号线的正信号线和负信号线长度相等，即a1到a2的长度等于b1到b2的长度。
图5为本发明实施例提供的一种采用差分模式对BGA扇出相位进行绕线补偿的结构示意图，如图5所示，假设正负线的绕线初始点分别为c1、d1，假设正负线的绕线完成点分别为c2、d2，采用差分模式进行绕线补偿时，差分信号线的正负线首先分别从c1、d1开始，预设角度θ为绕线角度沿对方的方向进行一小段绕线后处于“并排”状态，然后再一起继续预设角度θ为绕线角度进行绕线，而由于采用了差分模式进行绕线补偿，差分信号线的正信号线和负信号线处于“并排”状态，因此需要采用差分模式分别出线到c2、d2(c2、d2是BGA区域的点)。也就是说采用了差分模式进行绕线，就要采用差分模式进行出线。
需要说明的是，进行绕线后的差分信号线的正信号线和负信号线长度相等，即c1到c2的长度等于d1到d2的长度。本发明实施例提供的BGA扇出相位补偿的方法，在BGA区域扇出差分信号，形成差分信号的扇出过孔，在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿并出线到BGA区域；其中，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等；这样无需等到走线出BGA区域便能够在扇出过孔处及时地对差分信号的扇出相位进行补偿，提升了相位的补偿效果，从而提高了信号的模式转换性能，保证了系统的高传输速率。
进一步，本发明实施例提供的BGA扇出相位补偿的方法，还包括：
挖通相邻的非参考层反焊盘，不挖通相邻的参考层反焊盘。
具体的，挖通相邻的非参考层反焊盘可以形成“操场形”区域，如图6所示，挖通左右两个非参考层反焊盘A、B之间的区域，非参考层反焊盘A的左半圆与非参考层反焊盘B的右半圆以及中间所挖通的区域，形成“操场形”区域(如图中阴影面积所表示)。挖通相邻的非参考层反焊盘也可以形成“矩形”区域，如图7所示，挖通左右两个非参考层反焊盘A、B之间的区域以及非参考层反焊盘A的左边区域、非参考层反焊盘B的右边区域，形成能够包括非参考层反焊盘A、B的“矩形”区域(如图中阴影面积所表示)。
需要说明的是，挖通相邻的非参考层反焊盘主要是为了增大阻抗，扇出过孔的阻抗计算是与反焊盘大小相关的，反焊盘越大，扇出过孔的阻抗越大，反之亦然。扇出过孔阻抗相对于传输线阻抗较小，需要挖大反焊盘增大阻抗，与传输线阻抗进行匹配，使得阻抗尽可能连续。而不挖通相邻的参考层反焊盘主要是为经过扇出过孔的差分信号线提供更多的参考平面。
本发明实施例提供一个具体的实施例说明如何采用单线模式对差分信号线进行绕线补偿，以及绕线完成后差分信号线如何走线，假设预设角度为135度，如图8所示，G1＝g1＝Drill/2+6mil，其中，G1、g1为反焊盘的半径，Drill为扇出过孔的直径，6mil为反焊盘边界与扇出过孔边界之间的距离，绕线G1长度后，以135度夹角进行G2长度的绕线，接着以135度夹角进行G3长度的绕线，再以135度夹角进行G4长度的绕线，最后仍以135度夹角进行G5长度的绕线；绕线g1长度后，以135度夹角进行g2长度的绕线，接着以135度夹角进行g3长度的绕线，再以135度夹角进行g4长度的绕线，最后仍以135度夹角进行g5长度的绕线，G2＝g2，g3＝g3，g4＝g4，g5＝g5，G为差分信号线对内间距，差分信号的参考层反焊盘不做挖通处理，绕线距离反焊盘边界D1＝D2＝5mil，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等，即G1+G2+G3+G4+G5＝g1+g2+g3+g4+g5。绕线完成后，如图9所示，差分信号线的正负线以G为间距继续走线。
本发明实施例再提供一个具体的实施例说明如何采用差分模式对差分信号线进行绕线补偿，以及绕线完成后差分信号线如何走线，假设预设角度为135度，如图10所示，H1＝h1＝Drill/2+6mil，其中Drill为扇出过孔的直径，6mil为反焊盘边界与扇出过孔边界之间的距离，差分信号的参考层反焊盘不做挖通处理，H1、h1为反焊盘的半径，绕线H1长度后，以135度夹角进行H2长度的绕线，接着以135度夹角进行H3长度的绕线，再以135度夹角进行H4长度的绕线，最后仍以135度夹角进行H5长度的绕线；绕线h1长度后，以135度夹角进行h2长度的绕线，接着以135度夹角进行h3长度的绕线，然后以135度夹角进行h4长度的绕线，再以135度夹角进行h5长度的绕线，最后仍以135度夹角进行h6长度的绕线，H3<h4，H4>h5，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等，即H1+H2+H3+H4+H5＝h1+h2+h3+h4+h5+h6。绕线完成后，如图11所示，差分信号线的正负线保持一定间距继续走线。
本发明实施例提供一组仿真结果示意图，分别表示在扇出过孔处采用单线模式进行相位补偿、在扇出过孔处采用Neck差分模式进行相位补偿、在BGA区域外采用单线模式进行相位补偿以及在BGA区域外采用Neck差分模式进行相位补偿的差模转差模(插损)的性能、差模转共模的性能以及共模转差模的性能。所用于进行仿真的PCB是3mm板厚、叠层22层的Megtron6-G板材，BGA相邻焊盘的中心间距(Pitch)为1mm，扇出过孔直径为0.20mm，过孔背钻后残桩长度为0mil；所用于仿真的工具是Ansys高频结构仿真器(Ansys HighFrequency Structure Simulator，Ansys HFSS)，在图12～14中，A表示在扇出过孔处采用单线模式进行相位补偿方式，B表示在BGA区域外采用单线模式进行相位补偿方式，C表示在扇出过孔处采用Neck差分模式进行相位补偿方式，D表示在BGA区域外采用Neck差分模式进行相位补偿方式，如图12所示，当频率为25.80GHz时，A方式的插损(即差模转差模)为2.462dB，B方式的插损为2.570dB，C方式的插损为2.451dB，D方式的插损为2.741dB，A方式和C方式的插损小于B方式和D方式的插损，当频率为12.90GHz和38.70GHz时，A方式和C方式的插损仍然小于B方式和D方式的插损，插损越小说明所对应方式的插损性能越好；如图13所示，当频率为12.90GHz时，A方式的共模转差模为39.759dB，B方式的共模转差模为23.664dB，C方式的共模转差模为30.137dB，D方式的共模转差模为26.115dB，A方式和C方式的共模转差模大于B方式和D方式的共模转差模，当频率为25.80GHz时，A方式和C方式的共模转差模仍然大于B方式和D方式的共模转差模，共模转差模越大说明所对应方式的共模转差模性能越好；如图14所示，当频率为12.90GHz时，A方式的差模转共模为38.708dB，B方式的差模转共模为23.566dB，C方式的差模转共模为30.126dB，D方式的差模转共模为25.407dB，A方式和C方式的差模转共模大于B方式和D方式的差模转共模，当频率为25.80GHz时，A方式和C方式的差模转共模仍然大于B方式和D方式的差模转共模，差模转共模越大说明所对应方式的差模转共模性能越好。因此，可以得知A方式和C方式的插损、差模转共模以及共模转差模性能都明显优于B方式和D方式，也就是说在扇出过孔处采用单线模式或Neck差分模式进行相位补偿能够提升相位补偿效果，提高信号的模式转换性能。
本发明实施例提供了一种BGA扇出相位补偿的装置，该装置包括：
第一处理模块，用于在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等。
具体的，预设模式为单线模式或差分模式。
本发明实施例提供了另一种BGA扇出相位补偿的装置，如图15所示，该装置3包括：
第一处理模块31，用于在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等。
第二处理模块32，用于在焊球阵列封装BGA区域扇出差分信号，形成差分信号的扇出过孔；其中，扇出过孔的反焊盘与扇出过孔为同心圆，反焊盘包括参考层反焊盘和非参考层反焊盘。
进一步，第一处理模块，具体用于在差分信号的扇出过孔处采用预设模式，并以预设角度为绕线角度对差分信号线进行绕线补偿或在差分信号的扇出过孔处采用预设模式，以预设角度为绕线角度，并以预设距离为绕线距离对差分信号线进行绕线补偿。
其中，绕线距离为进行绕线补偿时差分信号线与反焊盘边界的距离。
具体的，预设角度为45度或135度，预设距离大于等于3mil。
本发明实施例提供了又一种BGA扇出相位补偿的装置，如图16所示，该装置3还包括：
第三处理模块33，用于采用预设模式出线到BGA区域外。
第四处理模块34，用于挖通相邻的非参考层反焊盘，不挖通相邻的参考层反焊盘。
本发明实施例提供的BGA扇出相位补偿的装置，在BGA区域扇出差分信号，形成差分信号的扇出过孔，在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿并出线到BGA区域；其中，进行绕线补偿后的差分信号线的正信号线与负信号线长度相等；这样无需等到走线出BGA区域便能够在扇出过孔处及时地对差分信号的扇出相位进行补偿，提升了相位的补偿效果，从而提高了信号的模式转换性能，保证了系统的高传输速率。
在实际应用中，所述第一处理模块31、第二处理模块32、第三处理模块33、第四处理模块34均可由位于BGA扇出相位补偿的装置中的中央处理器(Central ProcessingUnit，CPU)、微处理器(Micro Processor Unit，MPU)、数字信号处理器(Digital SignalProcessor，DSP)或现场可编程门阵列(Field Programmable Gate Array，FPGA)等实现。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (15)

1.一种焊球阵列封装BGA扇出相位补偿的方法，其特征在于，所述方法包括：
在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等。
2.根据权利1所述的方法，其特征在于，所述在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿，包括：
在所述差分信号的扇出过孔处采用预设模式，并以预设角度为绕线角度对所述差分信号线进行绕线补偿。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在焊球阵列封装BGA区域扇出差分信号，形成差分信号的扇出过孔；其中，所述扇出过孔的反焊盘与所述扇出过孔为同心圆，所述反焊盘包括参考层反焊盘和非参考层反焊盘。
4.根据权利要求3所述的方法，其特征在于，所述在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿，包括：
在所述差分信号的扇出过孔处采用预设模式，以预设角度为绕线角度，并以预设距离为绕线距离对所述差分信号线进行绕线补偿；其中，所述绕线距离为进行绕线补偿时所述差分信号线与所述反焊盘边界的距离。
5.根据权利要求2或4所述的方法，其特征在于，所述方法还包括：
采用所述预设模式出线到所述BGA区域外。
6.根据权利要求3所述方法，其特征在于，所述方法还包括：
挖通相邻的非参考层反焊盘，不挖通相邻的参考层反焊盘。
7.根据权利要求4所述的方法，其特征在于，所述预设距离大于等于3mil。
8.根据权利要求1或5所述的方法，其特征在于，所述预设模式为单线模式或差分模式。
9.根据权利要求2或4所述的方法，其特征在于，所述预设角度为45度或135度。
10.一种BGA扇出相位补偿的装置，其特征在于，所述装置包括：
第一处理模块，用于在差分信号的扇出过孔处采用预设模式对差分信号线进行绕线补偿；其中，进行绕线补偿后的所述差分信号线的正信号线与负信号线长度相等。
11.根据权利要求10所述的装置，其特征在于，
所述第一处理模块，具体用于在所述差分信号的扇出过孔处采用预设模式，并以预设角度为绕线角度对所述差分信号线进行绕线补偿。
12.根据权利要求10所述的装置，其特征在于，所述装置还包括：
第二处理模块，用于在焊球阵列封装BGA区域扇出差分信号，形成差分信号的扇出过孔；其中，所述扇出过孔的反焊盘与所述扇出过孔为同心圆，所述反焊盘包括参考层反焊盘和非参考层反焊盘。
13.根据权利要求12所述的装置，其特征在于，
所述第一处理模块，具体还用于在所述差分信号的扇出过孔处采用预设模式，以预设角度为绕线角度，并以预设距离为绕线距离对所述差分信号线进行绕线补偿；其中，所述绕线距离为进行绕线补偿时所述差分信号线与所述反焊盘边界的距离。
14.根据权利要求11或13所述的装置，其特征在于，所述装置还包括：
第三处理模块，用于采用所述预设模式出线到所述BGA区域外。
15.根据权利要求12所述的装置，其特征在于，所述装置还包括：
第四处理模块，用于挖通相邻的非参考层反焊盘，不挖通相邻的参考层反焊盘。
CN201710167213.7A 2017-03-20 2017-03-20 一种bga扇出相位补偿的方法及装置 Active CN108630650B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710167213.7A CN108630650B (zh) 2017-03-20 2017-03-20 一种bga扇出相位补偿的方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710167213.7A CN108630650B (zh) 2017-03-20 2017-03-20 一种bga扇出相位补偿的方法及装置

Publications (2)

Publication Number Publication Date
CN108630650A true CN108630650A (zh) 2018-10-09
CN108630650B CN108630650B (zh) 2021-07-13

Family

ID=63687830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710167213.7A Active CN108630650B (zh) 2017-03-20 2017-03-20 一种bga扇出相位补偿的方法及装置

Country Status (1)

Country Link
CN (1) CN108630650B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115633445A (zh) * 2022-10-19 2023-01-20 中科可控信息产业有限公司 一种电路板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913742A (zh) * 2005-08-12 2007-02-14 鸿富锦精密工业（深圳）有限公司 印刷电路板布线架构
CN103269562A (zh) * 2013-04-25 2013-08-28 华为技术有限公司 一种应用于电路板的滤波装置
CN104133971A (zh) * 2014-08-07 2014-11-05 浪潮电子信息产业股份有限公司 一种差分绕线补偿优选的设计方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913742A (zh) * 2005-08-12 2007-02-14 鸿富锦精密工业（深圳）有限公司 印刷电路板布线架构
CN103269562A (zh) * 2013-04-25 2013-08-28 华为技术有限公司 一种应用于电路板的滤波装置
CN104133971A (zh) * 2014-08-07 2014-11-05 浪潮电子信息产业股份有限公司 一种差分绕线补偿优选的设计方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115633445A (zh) * 2022-10-19 2023-01-20 中科可控信息产业有限公司 一种电路板

Also Published As

Publication number Publication date
CN108630650B (zh) 2021-07-13

Similar Documents

Publication Publication Date Title
JP5164273B2 (ja) マルチダイ集積回路デバイス
CN108055760B (zh) 一种差分对等长补偿阻抗匹配方法
TW201433222A (zh) 印刷電路板、用於製造印刷電路板的核心與用於製造印刷電路板的方法
CN211267261U (zh) Pcb板及其中的信号传输结构
CN110719690A (zh) 高速多层pcb板叠层以及布线方法
CN108630650B (zh) 一种bga扇出相位补偿的方法及装置
US10141250B2 (en) Chip and electronic device
CN112770492B (zh) 一种高速信号过孔的设计方法、系统及存储介质
TWI445462B (zh) 軟性電路板
CN103280445B (zh) 包裹式存储器和用于制造该包裹式存储器的制造方法
CN102625568B (zh) 具有均衡化串扰的电路互连
CN107734828B (zh) 一种pcb板差分信号线布线结构及布线方法
US9177892B2 (en) Apparatus and method for increasing bandwidths of stacked dies
US9564394B1 (en) Methods and apparatus for reducing spatial overlap between routing wires
TWI608590B (zh) Semiconductor memory device
CN105704918A (zh) 一种高密度印制电路板
CN117119678A (zh) 一种适用于球栅阵列芯片的焊盘及球栅阵列芯片
US11147161B2 (en) Package to printed circuit board transition
CN103108486A (zh) 一种跨层参考降低损耗的设计方法
CN210745644U (zh) 电路板及半导体封装体
JP6467159B2 (ja) パラレルインタフェースおよび集積回路
JP2006270026A (ja) 配線構造、プリント配線板、集積回路および電子機器
CN112235932A (zh) 电路板及其制备方法、半导体封装体
CN214477448U (zh) 三维集成电路及电子设备
KR20150101885A (ko) 반도체 칩 및 반도체 칩 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant