CN108566201A - 一种高频率分辨率脉冲数字发生系统 - Google Patents

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Abstract

本发明涉及一种高频率分辨率脉冲数字发生系统，包括顺次连接的数据处理及控制电路、分频及延时电路、定时及分频电路及脉冲整形电路，数据处理及控制电路连接有数据输入端，脉冲整形电路连接有信号输出端；数据处理及控制电路、定时及分频电路之间还并联有锁相环；锁相环包括顺次连接的鉴相器、环路滤波器及压控振荡器，所述鉴相器输入端通过分频器R连接有固定频率的基准频率源，所述压控振荡器的输出端通过分频器N与鉴相器连接；所述数据处理及控制电路与鉴相器连接，所述压控振荡器与定时及分频电路连接。本发明通过调节锁相环的输出频率改变fMclk，使得输出频率与目标频率差值能缩小到1赫兹以内，能得到更高的频率准确度与控制精度。

Description

一种高频率分辨率脉冲数字发生系统
技术领域
本发明涉及信号处理系统，属于信号处理技术领域，更具体的说是涉及一种高频率分辨率脉冲数字发生系统。
背景技术
脉冲信号在信号测试，及驱动激光器进行精细打标，雕刻等领域有着极大的应用，尤其在测试领域，脉冲信号对于频率准确度有着很高的需求。常用产生脉冲的方法主要有使用雪崩三极管使进入雪崩击穿临界状态的模拟方法，也有使用FPGA等高速数字器件进行数字分频的数字方案。
对于模拟类脉冲发生方案，脉冲驱动频率一般由RC振荡电路获得，而要改变次频率就需要改变振荡电路中的R即电阻参数，通常来说极微小的R参数改变也会带来极大的振荡频率变化，实际操作中不可能由调节R参数获得高频率分辨率的脉冲信号。
对于数字类方案，脉冲频率由系统主时钟分频得到，即f＝fMclk/N，其中f为生成的脉冲频率，fMclk为数字系统的主时钟，N为对该主时钟进行的分频系数。为了获得1赫兹的频率分辨率，必须使得N大于等于fMclk平方根值，fMclk为100M时，其平方根值为10000，由f＝fMclk/N可知，若要达到1赫兹频率分辨率，输出只能在10kHz以下。若以该种方案在1MHz输出时，仍能获得1赫兹分辨率，需要系统主时钟fMclk达到1M*1M,即1000GHz的频率，显然，对于如今的高数数字器件，该参数是不现实的。
因此，对于模拟类的方案，受模拟器件参数调节准确度的影响，方案本身无法准确得知并控制脉冲生成的频率；对于数字类方案，由于脉冲频率由系统主时钟进行数字分频得到，可以准确得知当前波形频率，但在生成频率较高时无法做到1赫兹乃至更高控制精度。
发明内容
基于以上技术问题，本发明提供了一种高频率分辨率脉冲数字发生系统，从而解决了以往脉冲数字发生系统无法同时适用于不同高低频率的信号输出、输出信号频率的准确度和精准度差的技术问题。
为解决以上技术问题，本发明采用的技术方案如下：
一种高频率分辨率脉冲数字发生系统，包括顺次连接的数据处理及控制电路、分频及延时电路、定时及分频电路及脉冲整形电路，数据处理及控制电路连接有数据输入端，脉冲整形电路连接有信号输出端；
其中，
数据处理及控制电路、定时及分频电路之间还并联有锁相环；
锁相环包括顺次连接的鉴相器、环路滤波器及压控振荡器，所述鉴相器输入端通过分频器R连接有固定频率的基准频率源，所述压控振荡器的输出端通过分频器N与鉴相器连接；
所述数据处理及控制电路与鉴相器连接，所述压控振荡器与定时及分频电路连接。
基于以上系统，所述锁相环的输出信号为系统的主时钟fMclk，主时钟fMclk通过调整分频器R和分频器N进行调节，所述锁相环输出信号的脉冲频率由系统主时钟fMclk由以下公式分频得到：
(f+fdiff)＝(fMclk+N*fdiff)/N；
其中，
f为锁相环调整前输出信号的脉冲频率；
fdiff为输出频率改变量；
(f+fdiff)为调整后实际输出频率；
fMclk为系统的主时钟；
N为对该主时钟进行的分频系数；
N*fdiff为需要对fMclk做出的调整量。
综上所述，由于采用了上述技术方案，本发明的有益效果是：本发明以宽带锁相环的输出信号作为系统主时钟fMclk，并实时调节fMclk，通过调节锁相环的输出频率改变fMclk，以此对差值fdiff进行补偿，使得输出频率与目标频率差值能缩小到1赫兹以内，在相同主时钟频率下，相比于传统数字分频方案，无论是高频率输出或者低频率输出，都能够得到更高的频率准确度与控制精度；并且可直接通过调整分频器N和分频器R数字调节主时钟fMclk，且调整得到的频率可直接得知，无需外部测量仪器再次测量，整个系统输出的频率更加准确，控制精度也更高。
附图说明
图1为本发明的结构示意图；
图2为本发明锁相环的结构示意图。
具体实施方式
下面结合附图对本发明作进一步的说明。本发明的实施方式包括但不限于下列实施例。
实施例
如图1-图2所示，一种高频率分辨率脉冲数字发生系统，包括顺次连接的数据处理及控制电路、分频及延时电路、定时及分频电路及脉冲整形电路，数据处理及控制电路连接有数据输入端，脉冲整形电路连接有信号输出端；
其中，
数据处理及控制电路、定时及分频电路之间还并联有锁相环；
锁相环包括顺次连接的鉴相器、环路滤波器及压控振荡器，所述鉴相器输入端通过分频器R连接有固定频率的基准频率源，所述压控振荡器的输出端通过分频器N与鉴相器连接；
所述数据处理及控制电路与鉴相器连接，所述压控振荡器与定时及分频电路连接。
基于以上系统，所述锁相环的输出信号为系统的主时钟fMclk，主时钟fMclk通过调整分频器R和分频器N进行调节，所述锁相环输出信号的脉冲频率由系统主时钟fMclk由以下公式分频得到：
(f+fdiff)＝(fMclk+N*fdiff)/N；
其中，
f为锁相环调整前输出信号的脉冲频率；
fdiff为输出频率改变量；
(f+fdiff)为调整后实际输出频率；
fMclk为系统的主时钟；
N为对该主时钟进行的分频系数；
N*fdiff为需要对fMclk做出的调整量。
本发明以宽带锁相环的输出信号作为系统主时钟fMclk，并实时调节fMclk，通过调节锁相环的输出频率改变fMclk，以此对差值fdiff进行补偿，使得输出频率与目标频率差能缩小，在相同主时钟频率下，相比于传统数字分频方案，无论是高频率输出或者低频率输出，都能够得到更高的频率准确度与控制精度；并且可直接通过调整分频器N和分频器R数字调节主时钟fMclk，且调整得到的频率可直接得知，无需外部测量仪器再次测量，整个系统输出的频率更加准确，控制精度也更高。
本实施例脉冲波形的生成仍基于定时及分频电路，但该电路工作的主时钟由锁相环提供，将高频率输出时的实际频率值与目标频率值求差值得fdiff，通过调节锁相环的输出频率改变fMclk，以此对差值fdiff进行补偿，使得输出频率与目标频率差值能缩小到1赫兹以内。
如图2所示，参考信号输入鉴相器，鉴相器是相位比较装置，用来比较输入信号ui(t)与压控振荡器输出信号uo(t)的相位，它的输出电压ud(t)是对应于这两个信号相位差的函数；环路滤波器的作用是滤除ud(t)中的高频分量及噪声，以保证环路所要求的性能；压控振荡器受环路滤波器输出电压uc(t)的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相同，使得压控振荡器输出信号的相位和输入信号的相位保持某种特定的关系，达到相位锁定的目的，这样便能在输出端得到一个频率为参考信号频率除以分频器R乘以分频器N的频率fo，将该频率用作系统的参考时钟fMclk，便能通过程控分频器R和分频器N，实时调节fMclk。
以fMclk约等于100M为例，用一般数字分频方案，想要得到1MHz及输出需进行100分频，但在100分频附近，例如99分频或101分频仅能得到输出频率1010101Hz和990099Hz，无法达到1000001Hz或999999Hz即1赫兹分辨率的输出，而由公式(f+fdiff)＝(fMclk+N*fdiff)/N可以明显得出，当需要输出频率改变fdiff Hz时，仅需对fMclk的频率做出N*fdiff的改变，在本例中，若要使得输出为1000001Hz，仅需fMclk调整为100MHz+100Hz，从而无需手动调节，可数字调整输出频率。以此类推，对于频率较低时的输出，输出频率也能有更高的准确度，如fMclk等于100M，输出10kHz，则分频系数为10000，由前面公式(f+fdiff)＝(fMclk+N*fdiff)/N可知，当fMclk产生100Hz的变化时，可使得输出频率0.01Hz的变化，从而使得输出频率的准确度和控制精度更高。
如上所述即为本发明的实施例。前文所述为本发明的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述发明人的发明验证过程，并非用以限制本发明的专利保护范围，本发明的专利保护范围仍然以其权利要求书为准，凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (2)

1.一种高频率分辨率脉冲数字发生系统，其特征在于：包括顺次连接的数据处理及控制电路、分频及延时电路、定时及分频电路及脉冲整形电路，数据处理及控制电路连接有数据输入端，脉冲整形电路连接有信号输出端；
其中，
数据处理及控制电路、定时及分频电路之间还并联有锁相环；
锁相环包括顺次连接的鉴相器、环路滤波器及压控振荡器，所述鉴相器输入端通过分频器R连接有固定频率的基准频率源，所述压控振荡器的输出端通过分频器N与鉴相器连接；
所述数据处理及控制电路与鉴相器连接，所述压控振荡器与定时及分频电路连接。
2.根据权利要求1所述的一种高频率分辨率脉冲数字发生系统，其特征在于：所述锁相环的输出信号为系统的主时钟fMclk，主时钟fMclk通过调整分频器R和分频器N进行调节，所述锁相环输出信号的脉冲频率由系统主时钟fMclk按以下公式分频得到：
(f+fdiff)＝(fMclk+N*fdiff)/N；
其中，
f为锁相环调整前输出信号的脉冲频率；
fdiff为输出频率改变量；
(f+fdiff)为调整后实际输出频率；
fMclk为系统的主时钟；
N为对该主时钟进行的分频系数；
N*fdiff为需要对fMclk做出的调整量。
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