CN107634761A - 一种数字锁相环频率综合装置 - Google Patents

Abstract

本发明公开了一种数字锁相环频率综合装置。所述装置包括正交压控振荡器、输出缓冲器、除八分频器、相位插值器、数字处理器、数字时间转换器、采样器、模数转换器、数字环路滤波器和数模转换器和频率锁定模块。本发明的数字锁相环频率综合装置能够产生28～32GHz连续覆盖的毫米波正交信号输出，能够满足收发机在该频段的本振要求，并且使用模拟数字转换器将电压信号转换为数字信号，提高了等效时间分辨率，改善了输出信号的带内相位噪声，减小了数字时间转换器的所需延时覆盖范围，提高了数字时间转换器的线性度，改善了输出信号的杂散性能。

Description

一种数字锁相环频率综合装置

技术领域

本发明属于通信和片上系统的频率合成技术领域，具体涉及一种数字锁相环频率综合装置。

背景技术

频率综合装置是一种具有低噪声，低抖动和高精度的频率合成模块。在通信领域中，它为收发机提供本地振荡信号，它的性能好坏极大的影响着整个系统的性能水平。

近年来，随着物联网发展，超高分辨率视频，虚拟现实等新应用的兴起，需要传输的数据量极大的提高。传统的2G，3G，4G等无线通信标准由于载波速率和传输带宽的限制，其数据传输速率已经越来越不能满足要求。为了满足高数据率的要求，未来无线通信的收发机必须具有超宽带宽。因此，将收发机载波频率提升到毫米波段成为了未来无线通信的必然要求。频率综合装置作为无线收发机的关键组成部分，随着频率的提升，对其相位噪声性能、杂散性能和功耗性能提出了更加苛刻的挑战。

此外，随着集成电路工艺节点的降低，是对于模拟电路性能有关键作用的增益、亚阈值漏电的性能反而变得更差，因此传统的模拟电荷泵锁相环已经越来越不适应在先进工艺节点的设计要求。而数字锁相环，由于将传统的模拟域的信号处理转变为在数字域的信号处理，避免了电路对增益、匹配、漏电性能的要求。因此，相对于模拟电荷泵锁相环，数字锁相环在先进的工艺节点中展现出了巨大的性能优势。

发明内容

(一)要解决的技术问题

针对现有技术的不足，本发明的目的在于提供一种毫米波数字频率综合装置，该频率综合装置基于分数分频结构，能够产生28～32GHz连续覆盖的毫米波正交信号输出，能够满足收发机在该频段的本振要求。

(二)技术方案

本发明的目的是通过下述技术方案实现的。

本发明提供了一种数字锁相环频率综合装置，所述装置包括：正交压控振荡器、输出缓冲器、除八分频器、相位插值器、数字处理器、数字时间转换器、采样器、模数转换器、数字环路滤波器、数模转换器和频率锁定模块；

所述正交压控振荡器的输入端分别与数字环路滤波器的输出端和数模转换器的输出端相连接，所述正交压控振荡器的输出端分别与输出缓冲器的输入端和除八分频器的输入端相连接，用于产生锁相环所需的28～32GHz频率范围的正交输出信号；

所述输出缓冲器的输入端与正交压控振荡器的输出端相连接，所述输出缓冲器的输出端为外部电路提供本振信号，用于将锁相环频率综合器产生的正交信号输出到外部电路；

所述除八分频器的输入端与正交压控振荡器的输出端相连接，所述除八分频器的输出端分别与相位插值器的输入端和频率锁定模块的输入端相连接，用于将来自正交压控振荡器的信号除八分频；

所述相位插值器的输入端分别与除八分频器的输出端和数字处理器的输出端相连接，所述相位插值器的输出端与采样器的输入端相连接，用于将来自除八分频器的信号，进行相位插值并产生多相的信号，并通过接收来自数字处理器的控制信号选择其中一相的信号进行输出；

所述数字处理器的输入端分别与参考时钟REF和数字输入相连接，述数字处理器的输出端分别与相位插值器的输入端，数字时间转换器的输入端和频率锁定模块的输入端相连接，用于产生控制信号并提供给其他工作模块；

所述数字时间转换器的输入端分别与参考时钟和数字处理器的输出端相连接，所述数字时间转换器的输出端与采样器的输入端相连接，用于接收参考时钟，根据来自数字处理器的控制信号，产生所需特定延时的时钟信号；

所述采样器分别与数字时间转换器的输出端和相位插值器的输出端相连接，所述采样器的输出端与模数转换器的输入端相连接，用于将来自数字时间转换器的时钟信号，对来自相位插值器的信号进行亚采样；

所述模数转换器的输入端与采样器的输出端相连接，所述模数转换器的输出端与数字环路滤波器的输入端相连接，用于将来自采样器的信号进行模拟电压到数字的转换；

所述数字环路滤波器的输入端分别与模数转换器的输出端和频率锁定模块的输出端相连接，所述数字环路滤波器的输出端分别与正交压控振荡器的输入端和数模转换器的输入端相连接，用于将来自频率锁定模块和模数转换器的数字信号进行数字滤波处理；

所述数模转换器的输入端与数字环路滤波器的输出端相连接，所述数模转换器的输出端与正交压控振荡器的输入端相连接，用于将来自数字环路滤波器的数字信号进行数字到模拟电压的转换，输出电压提供给正交压控振荡器进行频率和相位控制；

所述频率锁定模块的输入端与除八分频器的输出端相连接，所述频率锁定模块的输出端与数字环路滤波器的输入端相连接，用于锁相环频率综合装置的频率锁定。

优选地，所述正交压控振荡器产生所需的28～32GHz正交输出信号，其振荡频率由数字环路滤波器输出的数字信号和数模转换器的输出电压共同决定，数字信号用于压控振荡器子频带的选取和频率的粗调节，数模转换器的输出电压用于正交压控振荡器频率的细调节。

优选地，所述正交压控振荡器包含两个相互关联的压控振荡器，其中第一个振荡器产生Q+，Q-信号，第二个振荡器产生I+，I-信号，Q+，I+，Q-，I-信号分别相互相差〖90〗^°相位。

优选地，所述除八分频器接收来自正交压控振荡器的信号，并产生精确八分之一倍频的16相信号，以降低频率锁定模块和相位插值器的最高工作频率，并产生16相信号，提供给相位插值器进行相位插值。

优选地，所述相位插值器接收来自除八分频器的信号，通过相位插值，产生多相位的信号，在数字处理器产生的控制信号下，选择其中的一相信号输出。

优选地，所述数字时间转换器的输出信号的延时与输入的数字控制信号成正比，在数字处理器的控制下，产生精确的时间延时。

优选地，所述数字处理器，其作用在于，接收外部数字输入信号，产生相位插值器，数字时间转换器，频率锁定模块所需的控制信号。

优选地，所述采样器将来自数字时间转换器的信号作为时钟信号，对来自相位插值器的信号亚采样，采样的得到的电压信号输出到模数转换器。

优选地，所述模数转换器接收来自采样器输出的电压，将电压转换成相应的多比特的数字输出信号。

优选地，所述数字环路滤波器，其作用在于，将输入的数字信号低通滤波处理，滤波后的数字信号输出到正交压控振荡器，以及输出到数模转换器。

优选地，所述频率锁定模块，受数字处理器的控制，用于处理参考时钟和来自除八分频器的信号，处理结果以数字信号的形式提供给数字环路滤波器。

(三)有益效果

从上述技术方案可以看出，本发明的数字锁相环频率综合装置具有以下有益效果：

1、本发明提供的数字锁相环频率综合装置，正交压控振荡器利用注入锁定除八分频之后再进行后续电路继续处理，减小了后续电路的工作频率，减小了功耗。

2、本发明提供的数字锁相环频率综合装置，环路鉴频鉴相功能利用采样器、模数转换器进行，环路滤波采用数字滤波器进行，在数字域进行环路信号的处理和控制，避免了传统模拟电荷泵锁相环电路对增益、匹配、漏电性能的高要求，因此更适用于先进工艺节点设计。

3、本发明提供的数字锁相环频率综合器，利用模拟数字转换器进行模拟域电压信号到数字域信号的转换，提高了等效时间分辨率，减小了锁相环输出信号的带内噪声。

4、本发明提供的数字锁相环频率综合装置，插值器进行插值后产生32相位信号，相邻两相位之间相位差为〖11.25〗^°，减小了数字时间转换器总的所需延时范围，可以有效提高数字时间的转换线性度，减小锁相环输出信号的杂散水平。

5、本发明提供的数字锁相环频率综合装置，除八分频器后直接产生16相位的信号，相邻两相位的信号只需进行一次插值即可产生32相位的信号，减少了相位插值器所需的插值单元，降低了功耗。

附图说明

图1显示本发明实施例中数字锁相环频率综合装置系统框图；

图2显示本发明实施例中数字锁相环频率综合装置系统中相位插值原理图；

图3显示本发明实施例中数字锁相环频率综合装置系统中基于模拟数字转换的相位比较原理图；

图4显示本发明实施例中数字锁相环频率综合装置系统中正交压控振荡器101的电路图；

图5显示本发明实施例中数字锁相环频率综合装置系统中除八分频器103的电路图。

具体实施方式

为使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合具体实施方式，并参照附图，对本发明作进一步的详细说明。

如图1所示，图1为本发明提供的数字锁相环频率综合装置系统框图，该频率综合器包括：正交压控振荡器101，输出缓冲器102，除八分频器103，相位插值器104,数字处理器105，数字时间转换器106，采样器107，模数转换器108，数字环路滤波器109，数模转换器110和频率锁定模块111。

其中，正交压控振荡器101，产生所需的28～32GHz正交输出信号，其振荡频率由数字环路滤波器109输出的数字信号和数模转换器110的输出电压共同决定，数字信号用于压控振荡器子频带的选取和频率的粗调节，数模转换器110的输出电压用于正交压控振荡器101频率的细调节；除八分频器103，接收来自正交压控振荡器101的信号，并产生精确八分之一倍频的16相信号，以降低频率锁定模块111和相位插值器104的最高工作频率，并产生16相信号，提供给相位插值器104进行相位插值；相位插值器104，接收来自除八分频器103的信号，通过相位插值，产生多相位的信号，在数字处理器105产生的控制信号下，选择其中的一相信号输出；数字时间转换器106，其输出信号的延时与输入的数字控制信号成正比，在数字处理器105的控制下，产生精确的时间延时；数字处理器105，其作用在于，接收外部数字输入信号，产生相位插值器104，数字时间转换器，频率锁定环路所需的控制信号；采样器107，将来自数字时间转换器106的信号作为时钟信号，对来自相位插值器104的信号进行亚采样，采样的得到的电压信号输出到模数转换器108；模数转换器108，接收来自采样器107输出的电压，将电压转换成相应的多比特的数字输出信号；数字环路滤波器109，将输入的数字信号进行低通滤波处理，滤波后的数字信号输出到正交压控振荡器101，以及输出到数模转换器110；频率锁定模块111，受数字处理器105的控制，用于将参考时钟和来自除八分频器103的信号进行处理，处理结果以数字信号的形式提供给数字环路滤波器109。

该锁相环频率综合器的锁定工作流程分为以下两个阶段：频率锁定过程和相位锁定过程。首先，锁相环频率综合器进行频率锁定。频率锁定过程中，正交压控振荡器101，输出缓冲器102，除八分频器103，数字处理器105，频率锁定模块111，数字环路滤波器109和数模转换器110接入环路，其余模块处于断开状态。频率锁定模块111通过在一个参考时钟周期内对来自除八分频器103的信号周期进行计数，并与来自数字处理器105的控制分频比N进行比较，所得到结果以数字信号形式输出到数字环路滤波器109。当分频器的信号周期数小于分频比N，数字环路滤波器109的输出增加，使控制正交压控振荡器101的数字控制信号或模拟电压信号增加，振荡器的频率增大；当分频器的信号周期数大于分频比N，数字环路滤波器109的输出减小，使控制正交压控振荡器101的数字控制信号或模拟电压信号减小，振荡器的频率减小；当分频器的信号周期数等于分频比N，说明振荡器的频率锁定，频率锁定过程结束，环路切换进入相位锁定过程。相位锁定过程中，正交压控振荡器101，输出缓冲器102，除八分频器103，数字处理器105，相位插值器104，数字时间转换器106，采样器107，模数转换器108，数字环路滤波器109和数模转换器110接入环路。频率锁定模块111断开。相位插值器104对分频器输出的16相位信号进一步插值产生32相位信号，在数字处理器105的控制下，选择一相信号进行输出。在采样器107中，来自数字时间转换器106的CLK_R对相位插值器104输出CLK_P进行采样。此过程等效于对CLK_R与CLK_P进行相位比较。当CLK_R超前于CLK_P时，采样器107输出正电压，经过模数转换器108后转换为正的数字信号使环路滤波器的输出增加，最终增加使压控振荡器相位；当CLK_R落后于CLK_P时，采样器107输出负电压，经过模数转换器108后转换为负的数字信号使环路滤波器的输出减小，最终减小使压控振荡器相位。当CLK_R等于CLK_P时，采样器107输出零电压，经过模数转换器108后转换为零的数字信号，环路滤波器的输出保持不变，压控振荡器相位不变，达到相位锁定。经过频率锁定和相位锁定两个过程，最终频率综合器锁定在目标频率和目标相位。

基于图1所述的数字锁相环频率综合装置系统框图，图2给出了基于相位插值的原理图。除八分频器103将来自正交压控振荡器101的正交信号除八分频，并产生了16相的信号。这16相位的信号，相邻两个相位的信号在相位插值器104中经过一次相位插值，产生32相位信号。进一步的相位插值在数字时间转换器106中进行。采用此方案，相位插值器104相邻两相信号之间的时间间隔等于数字时间转换器106总的需要延时范围。因此，数字时间总的需要延时范围大大减小，这有利于增加数字时间转换器106的线性度，达到提高频率综合器的杂散性能。

基于图1所述的数字锁相环频率综合装置系统框图，图3给出了本发明基于模数转换方案的相位比较原理图。相位插值器104输出的信号为一个接近于三角波的波形，因此在采样器107中，可以对CLK_P进行采样，然后采样所得的某一范围内电压信号经过模数转换器108后可以转换为相对应的数字信号。因为每一电压信号对应于唯一的时间信号。因此采样时钟对输入信号在电压域的采样等效于采样时钟与输入信号在时间域的比较，进而可以对参考时钟与频率综合器输出信号的相位进行比较，进行相位锁定操作。本发明采用的基于电压域采样然后进行模数转换的相位比较方案，使频率综合器环路能够以很小的电路和功耗代价达到的很高的等效时间分辨率。因此，在本发明中，环路能够更好地减小频率综合器的带内相位噪声。

基于图1所述的数字锁相环频率综合装置系统框图，图4给出了本发明提供的正交压控振荡器101的电路图。正交压控振荡器101包含了两个相互关联的压控振荡器，其中第一个振荡器产生Q+，Q-信号，第二个振荡器产生I+，I-信号，Q+，I+，Q-，I-信号分别相互相差〖90〗^°相位。两个振荡器均采用NMOS负阻交叉耦合结构。其中M1，M2，M3，M4晶体管为负阻管，周期性地给LC谐振器提供能量。M5,M6，M7，M8的栅端分别接到I+，I-，Q+，Q-，使两个振荡器相互关联，使Q+，I+，Q-，I-信号为相互相位相差〖90〗^°的正交信号。7比特电容阵列和射频MOS变容模块用于正交压控振荡器101的频率调谐。其中7比特电容阵列直接的输入端P[6:0]接到数字滤波器的输出端，用数字信号控制接入谐振器的电容大小，实现振荡器频率的粗调谐，射频MOS变容模块的输入端Vctrl接到数字模拟转换器的输出端，用电压信号控制变容管的电容，实现振荡器频率的细调谐。

基于图1所述的数字锁相环频率综合装置系统框图，图5给出了本发明提供的除八分频器103的电路图。该除八分频器103由八级差分延时单元D1,D2,D3,D4,D5,D6,D7,D8,两个个注入锁定晶体管(Minj1,Minj2)和偏置网络(M1～M12)构成。延时单元D1～D8为差分缓冲器结构，首尾级联成一个环形振荡器。晶体管M1～M8的栅极接偏置电压VB1，其中M1和M5的漏极分别接延时单元D1、D5的电流输入端，源极接M9的漏极；M2和M3的漏极分别接延时单元D3、D3的电流输入端，源极接M10的漏极；M3和M7的漏极分别接延时单元D3、D7的电流输入端，源极接M11的漏极；M4和M8的漏极分别接延时单元D4、D8的电流输入端，源极接M12的漏极。晶体管M9～M12的栅极接偏置电压VB2，其中M9和M11的源极注入晶体管Minj2的漏极；M10和M12的源级接注入晶体管Min1的漏极。注入晶体管Minj1栅极连接来自正交压控振荡器101的Fin+，源极接地；注入晶体管Minj2栅极连接来自正交压控振荡器101的Fin-，源极接地；八个差分延时单元D1～D8产生16相输出信号，相邻两个相位之间相差〖22.5〗^°。偏置网络控制环形振荡器的电流，进而控制环形振荡器的自由振荡频率。除八分频器103工作时，偏置电压VB1和VB2的调节环形振荡器使其工作在输入信号的八分之一倍频附近，然后环形振荡器在正交压控振荡器101的输入信号的注入锁定下，产生精确八分之一倍频信号。

综上所述，本发明的数字锁相环频率综合装置通过合理的频率分配，可实现28～32GHz连续覆盖的低相位噪声I/Q载波输出；与传统的基于时间数字转换器的锁相环相比，该频率综合装置使用模拟数字转换器将电压信号转换为数字信号，提高了等效时间分辨率，改善了输出信号的带内相位噪声；通过在分频器反馈回路上使用相位插值器进行相位插值以及在参考信号路径上使用数字时间转换器进行相位插值，减小了数字时间转换器的所需延时覆盖范围，提高了数字时间转换器的线性度，改善了输出信号的杂散性能。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种数字锁相环频率综合装置，其特征在于，所述装置包括：正交压控振荡器、输出缓冲器、除八分频器、相位插值器、数字处理器、数字时间转换器、采样器、模数转换器、数字环路滤波器、数模转换器和频率锁定模块；

所述正交压控振荡器输入端分别与数字环路滤波器的输出端和数模转换器的输出端相连接，所述正交压控振荡器的输出端分别与输出缓冲器的输入端和除八分频器的输入端相连接；

所述输出缓冲器的输入端与正交压控振荡器的输出端相连接，输出端为外部电路提供本振信号；

所述除八分频器的输入端与正交压控振荡器的输出端相连接，所述除八分频器的输出端分别与相位插值器的输入端和频率锁定模块的输入端相连接；

所述相位插值器的输入端分别与除八分频器的输出端和数字处理器的输出端相连接，所述相位插值器的输出端与采样器的输入端相连接；

所述数字处理器的输入端分别与参考时钟REF和数字输入相连接，所述数字处理器的输出端分别与相位插值器的输入端，数字时间转换器的输入端和频率锁定模块的输入端相连接；

所述数字时间转换器的输入端分别与参考时钟和数字处理器的输出端相连接，所述数字时间转换器的输出端与采样器的输入端相连接；

所述采样器分别与数字时间转换器的输出端和相位插值器的输出端相连接，所述采样器的输出端与模数转换器的输入端相连接；

所述模数转换器的输入端与采样器的输出端相连接，所述模数转换器的输出端与数字环路滤波器的输入端相连接；

所述数字环路滤波器的输入端分别与模数转换器的输出端和频率锁定模块的输出端相连接，所述数字环路滤波器的输出端分别与正交压控振荡器的输入端和数模转换器的输入端相连接；

所述数模转换器的输入端与数字环路滤波器的输出端相连接，所述数模转换器的输出端与正交压控振荡器的输入端相连接；

所述频率锁定模块的输入端与除八分频器的输出端相连接，所述频率锁定模块的输出端与数字环路滤波器的输入端相连接。

2.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述正交压控振荡器产生28～32GHz正交输出信号，其振荡频率由数字环路滤波器输出的数字信号和数模转换器的输出电压共同决定。

3.根据权利要求2所述的数字锁相环频率综合装置，其特征在于，所述正交压控振荡器包含两个相互关联的压控振荡器，其中第一个振荡器产生Q+、Q-信号，第二个振荡器产生I+、I-信号，其中Q+、I+、Q-、I-信号分别相互相差〖90〗^°相位。

4.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述数字时间转换器的输出信号的延时与输入的数字控制信号成正比，在数字处理器的控制下，产生精确的时间延时。

5.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述数字处理器接收外部数字输入信号，产生相位插值器、数字时间转换器、频率锁定模块所需的控制信号。

6.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述采样器将来自数字时间转换器的信号作为时钟信号，对来自相位插值器的信号进行采样，采样的得到的电压信号输出到模数转换器。

7.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述模数转换器接收来自采样器输出的电压，将电压转换成多比特的数字输出信号。

8.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述数字环路滤波器将输入的数字信号进行低通滤波处理，滤波后的数字信号输出到正交压控振荡器，以及输出到数模转换器。

9.根据权利要求1所述的数字锁相环频率综合装置，其特征在于，所述频率锁定模块受数字处理器的控制，用于处理参考时钟和来自除八分频器的信号，处理结果以数字信号的形式提供给数字环路滤波器。