CN110808735A - 一种快速频率锁定的数模混合锁相环 - Google Patents

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Abstract

本发明公开了一种快速频率锁定的数模混合锁相环，属于新一代信息技术领域，主要解决现有锁相环锁定速度慢的问题，所述锁相环包括相位锁定环路、频率锁定环路、切换单元，频率锁定环路包括时间数字转换器、数字控制振荡器、频率控制模块，数字控制振荡器的输出端依次通过时间数字转换器、频率控制模块连接数字控制振荡器的第一控制端；相位锁定环路包括鉴频鉴相器、电荷泵、小数分频器、相位插值器、四选一选择器、异或门、相位判断器，数字控制振荡器的输出端依次通过小数分频器、相位插值器、四选一选择器、鉴频鉴相器、电荷泵连接数字控制振荡器的第二控制端。本发明具有快速锁定、低相位噪声及小数分频的优点。

Description

一种快速频率锁定的数模混合锁相环
技术领域
本发明涉及新一代信息技术领域，更具体地说，它涉及一种快速频率锁定的数模混合锁相环。
背景技术
随着无线通信的不断发展，由于频段分配越来越紧张，锁相环成为射频芯片中非常重要的模块。相对于射频信号，射频芯片中锁相环是工作速度“最慢”的模块之一，其原因是锁相环的锁定一般需要耗时几百微秒时间甚至更长；而锁相环又是工作速度“快”的模块，因为锁相环中的压控振荡器(DCO)是整个芯片工作频率最高模块，通常工作在几GHz到几十GHz频率。由于需要高性能锁相环，因此高精度小数分频、快速锁定和低相位噪声已经成为无线通信芯片设计的核心技术之一。
对于传统的电荷泵锁相环，若想减小锁定时间，可以通过增加环路带宽，但会带来更大的相位噪声，近年研究较多的亚采样锁相环(SSPLL)通过去除分频器可以达到较低的噪声和功耗，但不能实现高位的小数分频。而对于传统的电荷泵锁相环(CPPLL)，总是需要在锁定时间和相位噪声之间折衷。
发明内容
本发明的目的是针对现有技术中存在负载变化时带宽及相位裕度会发生改变的技术问题，提供一种快速锁定、低相位噪声及小数分频的快速频率锁定的数模混合锁相环。
本发明技术方案是：一种快速频率锁定的数模混合锁相环，包括相位锁定环路、频率锁定环路、切换单元，所述频率锁定环路包括时间数字转换器、数字控制振荡器、频率控制模块，所述数字控制振荡器的输出端依次通过时间数字转换器、频率控制模块连接所述数字控制振荡器的第一控制端；所述相位锁定环路包括鉴频鉴相器、电荷泵、小数分频器、相位插值器、四选一选择器、异或门、相位判断器，所述数字控制振荡器的输出端依次通过小数分频器、相位插值器、四选一选择器、鉴频鉴相器、电荷泵连接所述数字控制振荡器的第二控制端，所述鉴频鉴相器的输出端通过所述异或门连接所述四选一选择器的第二输入端，所述鉴频鉴相器的输出端通过所述相位判断器连接所述四选一选择器的第三输入端；所述切换单元的输出端分别连接所述频率控制模块的控制端、相位插值器的控制端；
所述的频率控制模块通过时间数字转换器测量得到的频率比迭代计算并更新频率控制字，直到频率比达到目标分频比，频率控制模块输出稳定的频率控制字；
所述的数字控制振荡器的输出信号经过小数分频器、相位插值器、四选一选择器后选择相位与参考信号的相位最接近的一路反馈信号，反馈信号与参考信号通过鉴频鉴相器进行相位比较后由电荷泵输出控制电压到数字控制振荡器。
作为进一步地改进，所述相位锁定环路还包括环路滤波器，所述电荷泵通过所述环路滤波器连接所述数字控制振荡器的第二控制端。
进一步地，所述数字控制振荡器为LC振荡器。
进一步地，所述相位插值器为D触发器构成的二分频器。
进一步地，所述切换单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管，电源分别连接第一PMOS管的源极、第二PMOS管的源极，第二PMOS管的栅极分别连接第一PMOS管的漏极、第三PMOS管的源极，第一PMOS管的栅极连接第四PMOS管的栅极，第一NMOS管的源极、第二NMOS管的源极接地，第二NMOS管的栅极分别连接第一NMOS管的漏极、第三NMOS管的源极，第一NMOS管的栅极连接第四NMOS管的栅极，第二PMOS管的漏极分别连接第三PMOS管的漏极、第四PMOS管的漏极、第二NMOS管的漏极、第三NMOS管的漏极、第四NMOS管的漏极，第四PMOS管的源极、第四NMOS管的源极用于接入同一调节电压，第三PMOS管的栅极用于接入第一控制信号，第三NMOS管的栅极用于接入第二控制信号。
有益效果
本发明与现有技术相比，具有的优点为：
1.本发明在频率锁定环路锁定后，通过电荷泵控制压控电压，迅速实现相位锁定，显著减少锁定时间。
2.在频率锁定环路完成工作后，数字控制振荡器的频率控制字不再变换，频率已接近所需频率，所以相位锁定环路中，数字控制振荡器的压控系数无需设计很大，显著减小输出频率的抖动，改善相位噪声。
3.采用两种控制方式控制振荡器，可以实现更高精度的小数分频。可以使用10bit电容阵列数字控制振荡器和压控制振荡器，实现16位小数分频。
4.产生四路正交反馈信号，避免因相位相差过大导致锁定时间过长，显著减小锁定时间。
附图说明
图1为本发明的电路方框原理图；
图2为本发明中数字控制振荡器的电路图；
图3为本发明中迭代计算的曲线图；
图4为本发明中二分频器的结构图；
图5为本发明中D触发器的电路图；
图6为本发明中切换单元的电路图；
图7为本发明中相位判断逻辑图；
图8为本发明中的仿真图。
图中：FLL-频率锁定环路、FCW-切换单元、TDC-时间数字转换器、DCO-数字控制振荡器、FREQ_CTRL-频率控制模块、PFD-鉴频鉴相器、CP-电荷泵、U4-小数分频器、U1-相位插值器、U2-四选一选择器、U3-相位判断器、XOR-异或门、LPF-环路滤波器、P1-第一PMOS管、P2-第二PMOS管、P3-第三PMOS管、P4-第四PMOS管、N1-第一NMOS管、N2-第二NMOS管、N3-第三NMOS管、N4-第四NMOS管。
具体实施方式
下面结合附图中的具体实施例对本发明做进一步的说明。
参阅图1-8，一种快速频率锁定的数模混合锁相环，包括相位锁定环路、频率锁定环路FLL、切换单元SW。频率锁定环路FLL用于频率锁定，包括时间数字转换器TDC、数字控制振荡器DCO、频率控制模块FREQ_CTRL，数字控制振荡器DCO的输出端依次通过时间数字转换器TDC、频率控制模块FREQ_CTRL连接数字控制振荡器DCO的第一控制端。相位锁定环路用于相位锁定，包括鉴频鉴相器PFD、电荷泵CP、小数分频器U4、相位插值器U1、四选一选择器U2、异或门XOR、相位判断器U3，数字控制振荡器DCO的输出端依次通过小数分频器U4、相位插值器U1、四选一选择器U2、鉴频鉴相器PFD、电荷泵CP连接数字控制振荡器DCO的第二控制端，其中，小数分频器U4的输出端连接四选一选择器U2的第一输入端。鉴频鉴相器PFD的输出端通过异或门XOR连接四选一选择器U2的第二输入端，具体是，鉴频鉴相器PFD输出的UP信号、DOWN信号分别输入异或门XOR的两个输入端口，异或门XOR的输出端口连接四选一选择器U2的第二输入端。鉴频鉴相器PFD的输出端通过相位判断器U3连接四选一选择器U2的第三输入端，相位判断器U3用于判断相位是超前还是滞后，具体是，鉴频鉴相器PFD输出的UP信号、DOWN信号分别输入相位判断器U3的两个输入端口，相位判断器U3的输出端口连接四选一选择器U2的第三输入端，如图7所示为相位判断逻辑图。切换单元SW的输出端分别连接频率控制模块FREQ_CTRL的控制端、相位插值器U1的控制端。
频率控制模块FREQ_CTRL输出频率控制字ctrl_code给数字控制振荡器DCO，时间数字转换器TDC实时测量频率比，频率控制模块FREQ_CTRL通过时间数字转换器TDC测量得到的频率比迭代计算并更新频率控制字ctrl_code，直到频率比达到目标分频比div_ratio，频率控制模块FREQ_CTRL输出稳定的频率控制字，频率锁定环路FLL停止工作；
数字控制振荡器DCO的输出信号经过小数分频器U4、相位插值器U1、四选一选择器U2后选择相位与参考信号REF_CLK的相位最接近的一路反馈信号，反馈信号与参考信号REF_CLK通过鉴频鉴相器PFD进行相位比较后由电荷泵CP输出控制电压到数字控制振荡器DCO，进行相位锁定与细调，最终整个环路达到稳定。频率锁定环路FLL可以实现频率快速锁定，只需在锁频阶段开启，同时相位锁定环路实现相位锁定，降低功耗，减小相位噪声。
在本实施例中，相位锁定环路还包括环路滤波器LPF，电荷泵CP通过环路滤波器LPF连接数字控制振荡器DCO的第二控制端。可以对电荷泵CP输出噪声进行滤波，减小加在数字控制振荡器DCO的噪声电压和杂散。采用16bit脉冲消除小数分频。
数字控制振荡器DCO为LC振荡器，如图2所示，通过频率控制字ctrl_code控制电容阵列Cvco[9:0]可以改变其频率，通过控制电压控制可变电容Vctrl可以改变其频率。
时间数字转换器TDC主要由延时链连接计数器组成，输出频率比分为整数部分和小数部分，整数部分具有6bit，小数部分具有5bit。整数部分是指半个CLK周期内DCO上升沿的个数，小数部分是指半个CLK周期内DCO不满一个周期的部分。如时间数字转换器TDC输出101110_10101，即表示DCO的频率是CLK的46.65625(十进制)倍。
由于数字控制振荡器DCO为LC振荡器，通过控制电容阵列改变其频率，所以频率控制字ctrl_code与数字控制振荡器DCO输出频率为近似的线性关系。由上述时间数字转换器TDC可以得到DCO_CLK与REF_CLK的频率比frequency ratio，REF_CLK频率保持不变，即可知ctrl_code与frequency ratio也存在近似线性函数关系。根据图3所示，由频率控制模块FREQ_CTRL先输出最小频率控制字min_code＝000，得到最大频率比max_ratio。再输出最大频率控制字max_code＝3FF，得到最小频率比min_ratio。所以，对于理想的频率控制字ctrl_code与-频率比ratio有如下关系：
Figure BDA0002276913020000061
对于目标div_ratio，代入上式，可求解得到ctrl_code，该ctrl_code控制数字控制振荡器DCO，经过时间数字转换器TDC检测可以得到改控制码下数字控制振荡器DCO频率与CLK_REF的频率比，但是实际的数字控制振荡器DCO频率并不与频率控制字呈完美的线性关系，如图3中的实际频率控制曲线，所以需要多次计算。
为了逐渐逼近所需ctrl_code，采用牛顿迭代法，对于实际频率控制曲线，设g(FCW)是特定FCW下，实际的输出频率比，求取ctrl_code的过程，即求解g(FCW)-div_ratio＝0的解的过程，设H(FCW)＝g(FCW)-div_ratio，在第一次获得target_code之后，H(FCW)＝H(target_code)，利用当前target_code与target_ratio近似得到。即：
Figure BDA0002276913020000062
f(xn)＝target_ratio(n)
Figure BDA0002276913020000063
经过多次迭代后，当target_ratio与目标div_ratio的误差在设定范围内时，结束迭代，当前target_code即为与目标div_ratio对应的频率控制字ctrl_code。
相位插值器U1为D触发器构成的二分频器，如图4所示为二分频器，可以输出0°、90°、180°、270°的反馈信号。图5所示为D触发器的具体电路结构。
切换单元SW包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4，电源Vdd分别连接第一PMOS管P1的源极、第二PMOS管P2的源极，第二PMOS管P2的栅极分别连接第一PMOS管P1的漏极、第三PMOS管P3的源极，第一PMOS管P1的栅极连接第四PMOS管P4的栅极，第一NMOS管N1的源极、第二NMOS管N2的源极接地，第二NMOS管N2的栅极分别连接第一NMOS管N1的漏极、第三NMOS管N3的源极，第一NMOS管N1的栅极连接第四NMOS管N4的栅极，第二PMOS管P2的漏极分别连接第三PMOS管P3的漏极、第四PMOS管P4的漏极、第二NMOS管N2的漏极、第三NMOS管N3的漏极、第四NMOS管N4的漏极，第四PMOS管P4的源极、第四NMOS管N4的源极用于接入同一调节电压V_tune，第三PMOS管P3的栅极用于接入第一控制信号Rstp，用于控制频率锁定环路FLL工作，第三NMOS管N3的栅极用于接入第二控制信号Rstn，用于控制相位锁定环路工作。
本发明在频率锁定环路锁定后，通过电荷泵控制压控电压，迅速实现相位锁定，显著减少锁定时间。在频率锁定环路完成工作后，数字控制振荡器的频率控制字不再变换，频率已接近所需频率，所以相位锁定环路中，数字控制振荡器的压控系数无需设计很大，显著减小输出频率的抖动，改善相位噪声。采用两种控制方式控制振荡器，可以实现更高精度的小数分频。本次项目使用10bit电容阵列数字控制振荡器和压控制振荡器，实现16位小数分频。产生四路正交反馈信号，避免因相位相差过大导致锁定时间过长，显著减小锁定时间。
以上仅是本发明的优选实施方式，应当指出对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些都不会影响本发明实施的效果和专利的实用性。

Claims (5)

1.一种快速频率锁定的数模混合锁相环，其特征在于，包括相位锁定环路、频率锁定环路(FLL)、切换单元(SW)，所述频率锁定环路(FLL)包括时间数字转换器(TDC)、数字控制振荡器(DCO)、频率控制模块(FREQ_CTRL)，所述数字控制振荡器(DCO)的输出端依次通过时间数字转换器(TDC)、频率控制模块(FREQ_CTRL)连接所述数字控制振荡器(DCO)的第一控制端；所述相位锁定环路包括鉴频鉴相器(PFD)、电荷泵(CP)、相位插值器(U1)、小数分频器(U4)、四选一选择器(U2)、异或门(XOR)、相位判断器(U3)，所述数字控制振荡器(DCO)的输出端依次通过小数分频器(U4)、相位插值器(U1)、四选一选择器(U2)、鉴频鉴相器(PFD)、电荷泵(CP)连接所述数字控制振荡器(DCO)的第二控制端，所述鉴频鉴相器(PFD)的输出端通过所述异或门(XOR)连接所述四选一选择器(U2)的第二输入端，所述鉴频鉴相器(PFD)的输出端通过所述相位判断器(U3)连接所述四选一选择器(U2)的第三输入端；所述切换单元(SW)的输出端分别连接所述频率控制模块(FREQ_CTRL)的控制端、相位插值器(U1)的控制端；
所述的频率控制模块(FREQ_CTRL)通过时间数字转换器(TDC)测量得到的频率比迭代计算并更新频率控制字，直到频率比达到目标分频比，频率控制模块(FREQ_CTRL)输出稳定的频率控制字；
所述的数字控制振荡器(DCO)的输出信号经过小数分频器(U4)、相位插值器(U1)、四选一选择器(U2)后选择相位与参考信号的相位最接近的一路反馈信号，反馈信号与参考信号通过鉴频鉴相器(PFD)进行相位比较后由电荷泵(CP)输出控制电压到数字控制振荡器(DCO)。
2.根据权利要求1所述的一种快速频率锁定的数模混合锁相环，其特征在于，所述相位锁定环路还包括环路滤波器(LPF)，所述电荷泵(CP)通过所述环路滤波器(LPF)连接所述数字控制振荡器(DCO)的第二控制端。
3.根据权利要求1所述的一种快速频率锁定的数模混合锁相环，其特征在于，所述数字控制振荡器(DCO)为LC振荡器。
4.根据权利要求1所述的一种快速频率锁定的数模混合锁相环，其特征在于，所述相位插值器(U1)为D触发器构成的二分频器。
5.根据权利要求1-4任意一项所述的一种快速频率锁定的数模混合锁相环，其特征在于，所述切换单元(SW)包括第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)，电源(Vdd)分别连接所述第一PMOS管(P1)的源极、第二PMOS管(P2)的源极，第二PMOS管(P2)的栅极分别连接第一PMOS管(P1)的漏极、第三PMOS管(P3)的源极，第一PMOS管(P1)的栅极连接第四PMOS管(P4)的栅极，第一NMOS管(N1)的源极、第二NMOS管(N2)的源极接地，第二NMOS管(N2)的栅极分别连接第一NMOS管(N1)的漏极、第三NMOS管(N3)的源极，第一NMOS管(N1)的栅极连接第四NMOS管(N4)的栅极，第二PMOS管(P2)的漏极分别连接第三PMOS管(P3)的漏极、第四PMOS管(P4)的漏极、第二NMOS管(N2)的漏极、第三NMOS管(N3)的漏极、第四NMOS管(N4)的漏极，第四PMOS管(P4)的源极、第四NMOS管(N4)的源极用于接入同一调节电压(V_tune)，第三PMOS管(P3)的栅极用于接入第一控制信号(Rstp)，第三NMOS管(N3)的栅极用于接入第二控制信号(Rstn)。
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