CN108511425A - 集成电路电容器及其制造方法、半导体器件 - Google Patents

集成电路电容器及其制造方法、半导体器件 Download PDF

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Abstract

本发明提供一种集成电路电容器及其制造方法、半导体器件，在节点接触上形成第一电极板，在第一电极板上形成电容层结构以及在电容层结构上形成第二电极板，电容层结构包括结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻电容介质子层之间及位于电容介质主层与电容介质子层之间的多层电流抑制子层，电容层结构还包括一电流抑制主层，位于电容介质主层与由第一电极板和第二电极板所构成群组的最邻近电极板之间，并且电容介质主层的单层厚度大于电容介质子层的总厚度，电流抑制主层的单层厚度大于电流抑制子层的单层厚度，由此减小漏电流，抑制漏电流的隧穿效应。

Description

集成电路电容器及其制造方法、半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种集成电路电容器及其制造方法、半导体器件。
背景技术
在集成电路电容器中，随着尺寸微缩，高介电常数材料取代传统的介电层 SiO2，不仅可以维持足够的驱动电流，且可以在保持相同等效氧化层厚度 (equivalent oxidethickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。
请参考图1所示，其为现有技术中一集成电路电容器的结构示意图，如图1 所示，在节点接触1上依次形成有下电极板2、电容介电层3以及上电极板4，其中所述电容介电层3由结晶相氧化锆层与非结晶相氧化锆层堆叠而成，以获得高介电常数的电容介电层，从而有效抑制漏电流的隧穿效应。例如，在图1 中，所述电容介电层3包括结晶相氧化锆层3a、氧化铝层3c以及非结晶相氧化锆层3b。
然而，DRAM(Dynamic Random Access Memory，动态随机存取存储器) 组件尺寸不断的微缩，现行的高介电常数材料堆迭方式已无法满足次世代 DRAM组件所要求的漏电流的规范，无法抑制漏电流的隧穿效应，容易造成器件失效。
发明内容
本发明的主要目的在于提供一种集成电路电容器及其制造方法、半导体器件，减小漏电流，抑制漏电流的隧穿效应。
为实现上述目的，本发明提供一种集成电路电容器，包括：节点接触、位于所述节点接触上的第一电极板、位于所述第一电极板上的电容层结构以及位于所述电容层结构上的第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
可选的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电流抑制子层与所述电容介质子层的总厚度大于所述电流抑制主层的总厚度。
可选的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电流抑制主层位于所述电容介质主层与所述第二电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有连续设置且多层电容介质子层和多层电流抑制子层相互交替交迭的非结晶相多层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电容介质主层与所述电容介质子层具有相同材质，且所述电容介质主层与所述电容介质子层的材质均包括：氧化锆或氧化铪；所述电流抑制主层的材质包括氧化铝；所述电流抑制子层的材质包括氧化铝层。
可选的，每层所述电容介质子层的厚度小于等于3.5nm。
可选的，所述电容介质子层和所述电流抑制子层的总厚度小于等于所述电容层结构的厚度40％。
相应的，本发明还提供一种集成电路电容器的制造方法，包括：形成一节点接触，在所述节点接触上形成第一电极板，在所述第一电极板上形成电容层结构以及在所述电容层结构上形成第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
可选的，每层所述电容介质子层的厚度小于等于3.5nm。
可选的，所述电容介质子层和所述电流抑制子层的总厚度小于等于所述电容层结构的厚度40％。
可选的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电流抑制子层与所述电容介质子层的总厚度大于所述电流抑制主层的总厚度。
可选的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电流抑制主层位于所述电容介质主层与所述第二电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有连续设置且多层电容介质子层和多层电流抑制子层相互交替交迭的非结晶相多层结构，所述电流抑制子层具有非结晶相单层结构。
可选的，所述电容介质主层与所述电容介质子层具有相同材质，且所述电容介质主层与所述电容介质子层的材质均包括：氧化锆或氧化铪；所述电流抑制主层的材质包括氧化铝；所述电流抑制子层的材质包括氧化铝。
可选的，形成所述电容介质主层、所述电容介质子层、所述电流抑制主层与所述电流抑制子层的方法包括：低压化学气相沉积法或原子层沉积法；采用的反应气体包括：锆、硅、铝、铌、铪或钛；制程压力介于0.1torr～2torr之间；制程温度介于200℃～400℃之间。
相应的，本发明还提供一种半导体器件，包括：
一基板，以及位于所述基板上的集成电路电容器；
所述集成电路电容器包括位于所述基板上的第一电极板，位于所述第一电极板上的电容层结构以及位于所述电容层结构上的第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
可选的，所述第一电极板具有U形剖切轮廓，所述电容层结构和所述第二电极板依次形成于所述第一电极板的直立侧壁的内外表面。
与现有技术相比，本发明具有以下有益效果：
在节点接触上形成第一电极板，在第一电极板上形成电容层结构以及在电容层结构上形成第二电极板，所述电容层结构包括结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度，在所述电容介质主层与所述第一电极板或第二电极板之间设置电流抑制主层能够减小电极板与电容层结构之间的漏电流的影响，并且多层电容介质子层与多层电流抑制子层的交替设置能够达到抑制漏电流的隧穿效应的目的。
进一步的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有结晶相单层结构，所述电流抑制子层具有非结晶相单层结构，所述电容层结构中结晶相与非结晶相的设置，能够在抑制漏电流的隧穿效应的同时增加整体的电容层结构的介电常数值。
附图说明
图1为现有技术一集成电路电容器的结构示意图；
图2为本发明实施例一所提供的集成电路电容器的结构示意图；
图3为本发明实施例二所提供的集成电路电容器的结构示意图；
图4为本发明实施例三所提供的集成电路电容器的结构示意图；
图5为本发明实施例四所提供的集成电路电容器的结构示意图；
图6a、图7a与图8a为本发明实施例五所提供的集成电路电容器的制造方法的各步骤结构俯视图。
图6b、图7b与图8b为本发明实施例五所提供的集成电路电容器的制造方法的各步骤结构剖面图。
其中，附图标记如下：
1-节点接触；
2-下电极板；
3-电容介电层；3a-结晶相氧化锆层；3b-非结晶相氧化锆层；3c-氧化铝层；
4-上电极板；
100-基底；
101-节点接触
120-第一电极板；
130-电容层结构；130a-电容介质主层；130b-电容介质子层；130c-电流抑制子层；130d-电流抑制主层；
140-第二电极板；
110-支撑层；111-顶层支撑层；112-中间支撑层；113-底层支撑层。
具体实施方式
结晶相，其原子排列在大于原子间距离的范围内具有规则且周期性的排列方式，具长程有序排列，并具有高介电常数。而非结晶相，其原子排列不具长程有序排列，具有低介电常数。经研究发现，随着堆叠层数的增加，原子有足够的时间和能量去沉积排列，氧化锆(ZrO2)的结晶结构会从非结晶相转变为高K值四方晶(Tetragonal)结晶相。
申请人经进一步研究发现，多层非结晶相的介电层能够抑制漏电流的隧穿效应，并据此提出一种集成电路电容器的制造方法，包括：形成一节点接触，在所述节点接触上形成第一电极板，在所述第一电极板上形成电容层结构以及在所述电容层结构上形成第二电极板，其中，所述电容层结构包括结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
在所述电容介质主层与所述第一电极板或第二电极板之间设置电流抑制主层能够减小电极板与电容层结构之间的漏电流的影响，并且多层电容介质子层与多层电流抑制子层的交替设置能够达到抑制漏电流的隧穿效应的目的。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
本发明提供的集成电路电容器的制造方法中，所述电容层结构包括结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、电流抑制主层与多层电流抑制子层。所述电容介质主层、所述电容介质子层、所述电流抑制主层与所述电流抑制子层的位置关系可以不同，以下通过四个实施例进行详细说明。
【实施例一】
图2为本发明实施例一所提供的集成电路电容器的结构示意图，如图2所示，所述集成电路电容器的制造方法包括：首先，形成一节点接触101，在所述节点接触101上形成第一电极板120。例如，可以通过溅射或沉积工艺在所述基底10上形成所述第一电极板120，作为所述集成电路电容器的下极板。进一步的，所述第一电极板120可以为多晶硅电极，也可以为金属电极。当下电极为金属电极时，例如可以采用氮化钛(TiN)形成。优选的，所述第一电极板120 的材质为氮化钛。
接着，在所述第一电极板120上形成电容层结构130。本实施例中，所述电容层结构130的形成方法包括：在所述第一电极板120上形成一电流抑制主层 130d，在所述电流抑制主层130d上形成一结晶相的电容介质主层130a，接着在所述电容介质主层130a上形成电流抑制子层130c，然后在所述电流抑制子层 130c上形成非结晶相的电容介质子层130b，并不断重复形成所述电流抑制子层 130c与所电容介质子层130b，在最后形成的所述电容介质子层130b上形成所述电流抑制子层130c。
所述电流抑制主层130d位于所述电容介质主层130a与所述第一电极板120 之间，所述电流抑制主层130d具有结晶相单层结构。所述电流抑制子层130c 位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层130b之间，所述电流抑制子层130c具有非结晶相单层结构。
所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。并且，所述电流抑制子层130c与所述电容介质子层130b的总厚度大于所述电流抑制主层130d的总厚度，即非结晶相的总厚度大于结晶相的总厚度，能够在抑制漏电流的隧穿效应的同时增加整体的电容层结构的介电常数值。
本实施例中，在所述电容介质主层130a上总共形成有三层所述电容介质子层130B与四层所述电流抑制子层130c。在其他实施例中，所述电容介质子层 130b层数可以分别为两层或更多，所述电流抑制子层130c的层数也可以为三层或更多，本发明对此不做限定。
可以采用低压化学气相沉积法或原子层沉积法形成所述电容介质主层 130a、所述电容介质子层130b、所述电流抑制主层130d以及所述电流抑制子层 130c，采用的反应气体包括但不限于：锆、硅、铝、铌、铪或钛。在反应腔室中，制程压力介于0.1torr～2torr之间；制程温度介于200℃～400℃之间。需要说明的是，本实施例中，所述电容介质主层130a具有结晶相单层结构，所述电流抑制主层130d也具有结晶相单层结构，可以先在所述第一电极板120上形成非结晶相的电流抑制主层以及非结晶相的电容介质主层，然后进行退火，使得非结晶相的电流抑制主层转换为结晶相，使得非结晶相的电容介质主层转换为结晶相，最终形成结晶相的所述电流抑制主层130d与结晶相的电容介质主层130a，结晶相的结构能够增大电容层结构的介电常数值。
所述电容介质主层130a与所述电容介质子层130b的材质相同，一个是结晶相，一个是非结晶相，在形成过程中，沉积的厚度比较薄时，为非结晶相，随着沉积厚度的不断增加时，原子有足够的时间和能量去沉积排列，介电层的结晶结构会从非结晶相转变为结晶相。因此，所述电容介质主层130a的单层厚度大于所述电容介质子层130b的单层厚度。优选的，每层所述电容介质子层130b 的厚度小于等于3.5nm，所述电流抑制子层130c隔开每层所述电容介质子层 130b，使得所述电容介质子层130b具有非结晶相结构。所述电容介质子层130b 和所述电流抑制子层130c的厚度小于所述电容层结构130厚度的40％。
优选的，所述电容介质主层130a与所述电容介质子层130b的材质包括但不限于为氧化锆或氧化铪，例如，所述电容介质主层130a为结晶相氧化锆层，所述电容介质子层130b为非结晶相氧化锆层。所述电流抑制主层130d的材质包含但不限于为氧化铝，所述电流抑制子层130c的材质包含但不限于为氧化铝。即在本实施例中，依次在所述第一电极板120上形成结晶相的氧化铝层、结晶相的氧化锆层、非结晶的氧化铝层、非结晶的相氧化锆层、非结晶的氧化铝层、非结晶的相氧化锆层、非结晶的氧化铝层、非结晶相的氧化锆层以及非结晶的氧化铝层，它们共同构成电容层结构130。
最后，还包括在所述电容层结构130上形成第二电极板140。所述第二电极板140的形成方法以及材质均可以与所述第一电极板120相同，当然，其形成方法以及材质也可以与所述第一电极板120不同，本发明对此不做限定。
在本实施例所提供的集成电路电容器的制造方法中，在节点接触101上依次形成第一电极板120、电容层结构130以及第二电极板140，所述电容层结构 130包括一电流抑制主层130d、一层结晶相的所述电容介质主层130a、一层电流抑制子层130c以及交替设置的多层非结晶相的所述电容介质子层130b与多层所述电流抑制子层130c，并且所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。在所述电容介质主层130a与所述第一电极板120 之间设置电流抑制主层130d能够减小第一电极板120与电容层结构130之间的漏电流的影响，并且多层电容介质子层130b与多层电流抑制子层130c的交替设置能够抑制漏电流的隧穿效应。
【实施例二】
与实施例一的不同之处在于，所述电容层结构130中，所述电流抑制主层130d具有非结晶相单层结构。
请参考图3所示，其为本发明实施例二所提供的集成电路电容器的结构示意图，如图3所示，本实施例所提供的所述集成电路电容器的形成方法包括：形成一节点接触101，在所述节点接触101上形成一第一电极板120，在所述第一电极板120上形成电容层结构130，所述电容层结构130的形成方法包括：
首先，在所述第一电极板120上形成一电流抑制主层130d，在所述电流抑制主层130d上形成结晶相的电容介质主层130a，接着在所述电容介质主层130a 上形成电流抑制子层130c，然后在所述电流抑制子层130c上形成非结晶相的电容介质子层130b，并不断重复形成所述电流抑制子层130c与所电容介质子层 130b，在最后形成的所述电容介质子层130b上形成所述电流抑制子层130c。
所述电流抑制主层130d位于所述电容介质主层130a与所述第一电极板120 之间，所述电流抑制主层130d具有非结晶相单层结构。所述电流抑制子层130c 位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层130b之间，所述电流抑制子层130c具有非结晶相单层结构。
所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。优选的，每层所述电容介质子层130b的厚度小于等于3.5nm。所述电容介质子层130b和所述电流抑制子层130c的厚度小于所述电容层结构130厚度的40％。
本实施例中，在所述第一电极板120上总共形成三层所述电容介质子层130b 与四层所述电流抑制子层130c。在其他实施例中，所述非结晶相电容介质子层 130b层数可以分别为两层或更多，所述电流抑制子层130c的层数也可以为三层或更多，本发明对此不做限定。
最后，还包括在所述电容层结构130上形成第二电极板140。
在本实施例所提供的集成电路电容器的制造方法中，在节点接触101上依次形成第一电极板120、电容层结构130以及第二电极板140，所述电容层结构 130包括一电流抑制主层130d、一层结晶相的所述电容介质主层130a、一层电流抑制子层130c以及交替设置的多层非结晶相的所述电容介质子层130b与多层所述电流抑制子层130c，并且所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。在所述电容介质主层130a与所述第一电极板120 之间设置电流抑制主层130d能够减小第一电极板120与电容层结构130之间的漏电流的影响，并且多层电容介质子层130b与多层电流抑制子层130c的交替设置能够抑制漏电流的隧穿效应。
【实施例三】
与实施例一的不同之处在于，所述电容层结构130中，所述电流抑制主层 130d位于所述电容介质主层130a与所述第二电极板140之间，所述电流抑制主层130d具有非结晶相单层结构。
请参考图4所示，其为本发明实施例三所提供的集成电路电容器的结构示意图，如图4所示，本实施例所提供的所述集成电路电容器的形成方法包括：形成一节点接触101，在所述节点接触101上形成一第一电极板120，在所述第一电极板120上形成电容层结构130，所述电容层结构130的形成方法包括：
首先，在所述第一电极板120上形成一电流抑制子层130c、在所述电流抑制子层130c上形成非结晶相的电容介质子层130b，并不断重复形成所述电流抑制子层130c与所述电容介质子层130b，在最后形成的所述电容介质子层130b 上形成所述电流抑制子层130c。本实施例中，在所述第一电极板120上总共形成三层所述电容介质子层130b与四层所述电流抑制子层130c。在其他实施例中，所述电容介质子层130b层数可以分别为两层或更多，所述电流抑制子层130c 的层数也可以为三层或更多，本发明对此不做限定。
然后在所述电流抑制子层130c上形成一结晶相的电容介质主层130a。接着在所述电容介质主层130a上形成一电流抑制主层130d，最后在所述电流抑制主层130d上形成第二电极板140。
所述电流抑制主层130d位于所述电容介质主层130a与所述第二电极板140 之间，所述电流抑制主层130d具有非结晶相单层结构。所述电流抑制子层130c 位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层130b之间，所述电流抑制子层130c具有非结晶相单层结构。
所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。优选的，每层所述电容介质子层130b的厚度小于等于3.5nm，所述电容介质子层130b和所述电流抑制子层130c的厚度小于所述电容层结构130厚度的40％。
在本实施例所提供的集成电路电容器的制造方法中，在节点接触101上依次形成第一电极板120、电容层结构130以及第二电极板140，所述电容层结构 130包括一层电流抑制子层130c以及交替设置的多层非结晶相的所述电容介质子层130b与多层所述电流抑制子层130c，一层结晶相的所述电容介质主层130a、一层电流抑制主层130d，并且所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。在所述电容介质主层130a与所述第二电极板140之间设置电流抑制主层130d能够减小第二电极板140与电容层结构130之间的漏电流的影响，并且多层电容介质子层130b与多层电流抑制子层130c的交替设置能够抑制漏电流的隧穿效应。
【实施例四】
与实施例一的不同之处在于，所述电容层结构130中，所述电流抑制主层 130d具有连续设置且多层电容介质子层130b和多层电流抑制子层130c相互交替交迭的非结晶相多层结构。
请参考图5所示，其为本发明实施例四所提供的集成电路电容器的结构示意图，如图5所示，本实施例所提供的所述集成电路电容器的形成方法包括：形成一节点接触101，在所述节点接触101上形成一第一电极板120，在所述第一电极板120上形成电容层结构130，所述电容层结构130的形成方法包括：
首先，在所述第一电极板120上形成一电流抑制主层130d，所述电流抑制主层130d为非结晶相结构，包括多层电容介质子层130b和多层电流抑制子层 130c相互交替交迭的非结晶相多层结构。本实施例中，所述所述电流抑制主层130d包括电流抑制子层130c、电容介质子层130b、电流抑制子层130c、电容介质子层130b以及电流抑制子层130c，即包括三层所述电流抑制子层130c与两层所述电容介质子层130b，本发明对层数并不做限定。
然后在所述电流抑制主层130d上形成一结晶相的电容介质主层130a，接着在所述电容介质主层130a形成多层电流抑制子层130c与多层电容介质子层 130b，本实施例中，在所述电容介质主层130a上形成三层所述电流抑制子层130c 与两层所述电容介质子层130b。最后在所述电流抑制子层130c上形成第二电极板140。
所述电流抑制主层130d位于所述电容介质主层130a与所述第一电极板120 之间，所述电流抑制主层130d具有连续设置且多层电容介质子层130b和多层电流抑制子层130c相互交替交迭的非结晶相多层结构。所述电流抑制子层130c 位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层130b之间，所述电流抑制子层130c具有非结晶相单层结构。
所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。优选的，每层所述电容介质子层130b的厚度小于等于3.5nm。所述电容介质子层130b和所述电流抑制子层130c的厚度小于所述电容层结构130厚度的40％。
在本实施例所提供的集成电路电容器的制造方法中，在节点接触101上依次形成第一电极板120、电容层结构130以及第二电极板140，所述电容层结构 130包括一电流抑制主层130d、一层结晶相的所述电容介质主层130a、一层电流抑制子层130c以及交替设置的多层非结晶相的所述电容介质子层130b与多层所述电流抑制子层130c，并且所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。在所述电容介质主层130a与所述第一电极板120 之间设置电流抑制主层130d能够减小第一电极板120与电容层结构130之间的漏电流的影响，并且多层电容介质子层130b与多层电流抑制子层130c的交替设置能够抑制漏电流的隧穿效应。
需要说明的是，本说明书中上述各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
【实施例五】
以上实施例均用于详细说明所述电容层结构130的不同结构，其所述集成电路电容器可以具有不同的结构，本实施例中以堆叠式双面柱状型电容(Double sidecontainer)为例进行说明。
图6a、图7a与图8a为本发明实施例五所提供的集成电路电容器的制造方法的各步骤结构俯视图，图6b、图7b与图8b为本发明实施例五所提供的集成电路电容器的制造方法的各步骤结构剖面图。
图6b为图6a在AA’方向的剖面图，如图6a与图6b所示，首先，在提供的基底100上形成第一电极板120，所述第一电极板120呈多个筒状结构，在所述筒状结构的周围形成有支撑层110。本实施例中，所述支撑层110包含顶层支撑层111、中间支撑层112与底层支撑层113，所述顶层支撑层111位于所述第一电极板120的多个筒状结构的外围顶部，所述底层支撑层113位于所述基底100 上，并位于所述第一电极板120的多个筒状结构的外围底部，所述中间支撑层 120位于所述底层支撑层113与所述顶层支撑层111之间，并位于所述第一电极板120的多个筒状结构的外围。所述支撑层110与所述第一电极板120的形成方法与现有技术相同，在此不进行赘述。
在所述基底100中还形成有多个节点接触101，所述节点接触101与所形成的集成电路电容器的下电极电性连接。当然，所述基底100中还可以形成隔离结构等其他的器件结构，本发明对此不做限定。
图7b为图7a在AA’方向的剖面图，如图7a与图7b所示，接着，形成电容层结构130，所述电容层结构130位于所述第一电极板120的内外表面以及所述支撑层110暴露出的表面，所述电容介质层130覆盖所述第一电极板120的筒状结构的位于筒内部的内表面和位于筒外部的外表面，以充分利用第一电极板 120的两个相对表面，构成具有较大电极表面积的集成电路电容器。
本实施例中，所述电容层结构130可以为上述四个实施例中任意一个实施例所述的电容层结构130，即所述电容层结构130的结构以及形成方法可以参照上述实施例所述。
图8b为图8a在AA’方向的剖面图，如图8a与图8b所示，最后，形成一第二电极板140于所述电容介质层130的内表面与外表面。所述第二电极板140 在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层130以及所述第一电极板120构成电容。
最后还可以包括：在所述基底100上形成一多晶硅层，所述多晶硅层覆盖所述第二电极板140并填充所述第二电极板140之间的间隙，即所述多晶硅层填充满相邻的筒状结构之间的间隙并覆盖上述形成的结构，从而形成集成电路电容器。
相应的，本发明还提供一种集成电路电容器，采用如上所述的存储器的制造方法制造而成。所述集成电路电容器包括：节点接触，位于所述节点接触上的第一电极板，位于所述第一电极板上的电容层结构以及位于所述第一电极板上的第二电极板，其中，所述电容层结构包括结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。针对上述不同的实施例，所述电容层结构具有不同的结构。
请参考图2所示，所述集成电路电容器包括：节点接触101，位于所述节点接触101上的第一电极板120，位于所述第一电极板120上的电容层结构130以及位于所述电容层结构130上的第二电极板140。所述电容层结构130包括一结晶相的电容介质主层130a、连续设置的多层非结晶相的电容介质子层130b、以及位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层130b之间的多层电流抑制子层130c，所述电容层结构还包括一电流抑制主层130d，位于所述电容介质主层130a与由所述第一电极板120和所述第二电极板140所构成群组的最邻近电极板之间，并且所述电容介质主层130a 的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。
具体的，所述电容层结构130包括由下至上依次位于所述第一电极板120 上的所述电流抑制主层130d、所述电容介质主层130a、所述电流抑制子层130c 与所述电容介质子层130b组成的层叠结构。当然，本实施例中，所述电容介质主层130a与所述第二电极板140之间的所述电容介质子层130b的层数为三层，所述电流抑制子层130c的层数为四层，本发明对此并不做限定。
所述电流抑制主层130d位于所述电容介质主层130a与所述第一电极板120 之间，所述电流抑制主层130d具有结晶相单层结构，所述电流抑制子层130c 具有非结晶相单层结构。优选的，所述电流抑制子层130c与所述电容介质子层 130b的总厚度大于所述电流抑制主层130a的总厚度。
请参考图3所示，所述集成电路电容器包括：节点接触101，位于所述节点接触101上的第一电极板120，位于所述第一电极板120上的电容层结构130以及位于所述电容层结构130上的第二电极板140。所述电容层结构130包括一结晶相的电容介质主层130a、连续设置的多层非结晶相的电容介质子层130b、以及位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层130b之间的多层电流抑制子层130c，所述电容层结构还包括一电流抑制主层130d，位于所述电容介质主层130a与由所述第一电极板120和所述第二电极板140所构成群组的最邻近电极板之间，并且所述电容介质主层130a 的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。
具体的，所述电容层结构130包括由下至上依次位于所述第一电极板120 上的所述电流抑制主层130d、所述电容介质主层130a、所述电流抑制子层130c 与所述电容介质子层130b组成的层叠结构。当然，本实施例中，所述电容介质主层130a与所述第二电极板140之间的所述电容介质子层130b的层数为三层，所述电流抑制子层130c的层数为四层，本发明对此并不做限定。
所述电流抑制主层130d位于所述电容介质主层130a与所述第一电极板120 之间，所述电流抑制主层130d具有非结晶相单层结构，所述电流抑制子层130c 具有非结晶相单层结构。
请参考图4所示，所述集成电路电容器包括：节点接触101，位于所述上的第一电极板120，位于所述第一电极板120上的电容层结构130以及位于所述电容层结构130上的第二电极板140。所述电容层结构130包括一结晶相的电容介质主层130a、连续设置的多层非结晶相的电容介质子层130b、以及位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a与所述电容介质子层 130b之间的多层电流抑制子层130c，所述电容层结构还包括一电流抑制主层 130d，位于所述电容介质主层130a与由由所述第一电极板120和所述第二电极板140所构成群组的最邻近电极板之间，并且所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层130d的单层厚度大于所述电流抑制子层130c的单层厚度。
具体的，所述电容层结构130包括由下至上依次位于所述第一电极板120 上的电流抑制子层130c与电容介质子层130b组成的层叠结构、电容介质主层 130a、电流抑制主层130d。当然，本实施例中，所述电容介质主层130a与所述第一电极板120之间的所述电容介质子层130b的层数为三层，所述电流抑制子层130c的层数为四层，本发明对此并不做限定。
所述电流抑制主层130d位于所述电容介质主层130a与所述第二电极板140 之间，所述电流抑制主层130d具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
请参考图5所示，所述集成电路电容器包括：节点接触101，依次位于所述节点接触101上的第一电极板120，位于所述第一电极板120上的电容层结构 130以及位于所述电容层结构130上的第二电极板140。所述电容层结构130包括一结晶相的电容介质主层130a、连续设置的多层非结晶相的电容介质子层 130b、以及位于相邻所述电容介质子层130b之间及位于所述电容介质主层130a 与所述电容介质子层130b之间的多层电流抑制子层130c，所述电容层结构还包括一电流抑制主层130d，位于所述电容介质主层130a与由所述第一电极板120 和所述第二电极板140所构成群组的最邻近电极板之间，并且所述电容介质主层130a的单层厚度大于所述电容介质子层130b的总厚度，所述电流抑制主层 130d的单层厚度大于所述电流抑制子层130c的单层厚度。
具体的，所述电容层结构130包括由下至上依次位于所述第一电极板120 上的电流抑制主层130d、电容介质主层130a、电流抑制子层130c与电容介质子层130b组成的层叠结构。本实施例中，所述电容介质主层130a与所述第二电极板140之间的所述电容介质子层130b的层数为两层，所述电流抑制子层 130c为三层，本发明对此并不做限定。
所述电流抑制主层130d位于所述电容介质主层130a与所述第一电极板120 之间，所述电流抑制主层130d具有连续设置且多层电容介质子层130b和多层电流抑制子层130c相互交替交迭的非结晶相多层结构，所述电流抑制子层130c 具有非结晶相单层结构。本实施例中，所述电流抑制主层130d中，所述电容介质子层130b具有两层，所述电流抑制子层130c具有三层，本发明对比不做限定。
在上述各个实施例中，每层所述电容介质子层130b的厚度小于等于3.5nm。所述电容介质子层130b和所述电流抑制子层130c的总厚度小于等于所述电容层结构130的厚度40％。优选的，所述电容介质主层130a与所述电容介质子层 130b具有相同材质，且所述电容介质主层130a与所述电容介质子层130b的材质均包括：氧化锆或氧化铪；所述电流抑制主层130d的材质包括氧化铝；所述电流抑制子层130c的材质包括氧化铝层。
请参考图8a与8b所示，所述集成电路电容器包括：基底100，位于基底100上的第一电极板120、电容层结构130以及第二电极板140。其中，所述第一电极板120呈多个筒状结构，与位于所述基底100内的多个节点接触101电性连接，在所述筒状结构的周围形成有支撑层110。本实施例中，所述支撑层 110包含顶层支撑层111、中间支撑层112与底层支撑层113，所述顶层支撑层 111位于所述第一电极板120的多个筒状结构的外围顶部，所述底层支撑层113 位于所述基底100上，并位于所述第一电极板120的多个筒状结构的外围底部，所述中间支撑层120位于所述底层支撑层113与所述顶层支撑层111之间，并位于所述第一电极板120的多个筒状结构的外围。
所述电容层结构130位于所述第一电极板120的内外表面以及所述支撑层 110暴露出的表面，所述电容介质层130覆盖所述第一电极板120的筒状结构的位于筒内部的内表面和位于筒外部的外表面，以充分利用第一电极板120的两个相对表面，构成具有较大电极表面积的集成电路电容器。所述电容层结构130 可以为图2～图4中的任一个所述的电容层结构130。
所述第二电极板140位于所述电容介质层130的内表面与外表面。所述第二电极板140在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层130以及所述第一电极板120构成电容。
相应的，本发明还提供一种半导体器件，包含如上所述的集成电路电容器。
具体的，所述半导体器件包括：一基板，以及位于所述基板上的集成电路电容器；
所述集成电路电容器包括位于所述基板上的第一电极板，位于所述第一电极板上的电容层结构以及位于所述电容层结构上的第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
在所述集成电路电容器中，所述第一电极板具有U形剖切轮廓，所述电容层结构和所述第二电极板依次形成于所述第一电极板的直立侧壁的内外表面。
综上所述，本发明提供的集成电路电容器及其制造方法、半导体器件中，在节点接触上形成第一电极板，在第一电极板上形成电容层结构以及在电容层结构上形成第二电极板，所述电容层结构包括结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度，在所述电容介质主层与所述第一电极板或第二电极板之间设置电流抑制主层能够减小电极板与电容层结构之间的漏电流的影响，并且多层电容介质子层与多层电流抑制子层的交替设置能够达到抑制漏电流的隧穿效应的目的。
进一步的，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有结晶相单层结构，所述电流抑制子层具有非结晶相单层结构，所述电容层结构中结晶相与非结晶相的设置，能够在抑制漏电流的隧穿效应的同时增加整体的电容层结构的介电常数值。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (21)

1.一种集成电路电容器，其特征在于，包括：节点接触、位于所述节点接触上的第一电极板、位于所述第一电极板上的电容层结构以及位于所述电容层结构上的第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
2.如权利要求1所述的集成电路电容器，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
3.如权利要求2所述的集成电路电容器，其特征在于，所述电流抑制子层与所述电容介质子层的总厚度大于所述电流抑制主层的总厚度。
4.如权利要求1所述的集成电路电容器，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
5.如权利要求1所述的集成电路电容器，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第二电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
6.如权利要求1所述的集成电路电容器，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有连续设置且多层电容介质子层和多层电流抑制子层相互交替交迭的非结晶相多层结构，所述电流抑制子层具有非结晶相单层结构。
7.如权利要求1所述的集成电路电容器，其特征在于，所述电容介质主层与所述电容介质子层具有相同材质，且所述电容介质主层与所述电容介质子层的材质均包括氧化锆或氧化铪；所述电流抑制主层的材质包括氧化铝；所述电流抑制子层的材质包括氧化铝。
8.如权利要求1所述的集成电路电容器，其特征在于，每层所述电容介质子层的厚度小于等于3.5nm。
9.如权利要求8所述的集成电路电容器，其特征在于，所述电容介质子层和所述电流抑制子层的总厚度小于等于所述电容层结构的厚度40％。
10.一种集成电路电容器的制造方法，其特征在于，包括：形成一节点接触，在所述节点接触上形成第一电极板，在所述第一电极板上形成电容层结构以及在所述电容层结构上形成第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
11.如权利要求10所述的集成电路电容器的制造方法，其特征在于，每层所述电容介质子层的厚度小于等于3.5nm。
12.如权利要求11所述的集成电路电容器的制造方法，其特征在于，所述电容介质子层和所述电流抑制子层的总厚度小于等于所述电容层结构的厚度40％。
13.如权利要求10所述的集成电路电容器的制造方法，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
14.如权利要求13所述的集成电路电容器的制造方法，其特征在于，所述电流抑制子层与所述电容介质子层的总厚度大于所述电流抑制主层的总厚度。
15.如权利要求10所述的集成电路电容器的制造方法，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
16.如权利要求10所述的集成电路电容器的制造方法，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第二电极板之间，所述电流抑制主层具有非结晶相单层结构，所述电流抑制子层具有非结晶相单层结构。
17.如权利要求10所述的集成电路电容器的制造方法，其特征在于，所述电流抑制主层位于所述电容介质主层与所述第一电极板之间，所述电流抑制主层具有连续设置且多层电容介质子层和多层电流抑制子层相互交替交迭的非结晶相多层结构，所述电流抑制子层具有非结晶相单层结构。
18.如权利要求10所述的集成电路电容器的制造方法，其特征在于，所述电容介质主层与所述电容介质子层具有相同材质，且所述电容介质主层与所述电容介质子层的材质均包括：氧化锆或氧化铪；所述电流抑制主层的材质包括氧化铝；所述电流抑制子层的材质包括氧化铝。
19.如权利要求10所述的集成电路电容器的制造方法，其特征在于，形成所述电容介质主层、所述电容介质子层、所述电流抑制主层与所述电流抑制子层的方法包括：低压化学气相沉积法或原子层沉积法；采用的反应气体包括：锆、硅、铝、铌、铪或钛；制程压力介于0.1torr～2torr之间；制程温度介于200℃～400℃之间。
20.一种半导体器件，其特征在于，包括：
一基板，以及位于所述基板上的集成电路电容器；
所述集成电路电容器包括位于所述基板上的第一电极板，位于所述第一电极板上的电容层结构以及位于所述电容层结构上的第二电极板，其中，所述电容层结构包括一结晶相的电容介质主层、连续设置的多层非结晶相的电容介质子层、以及位于相邻所述电容介质子层之间及位于所述电容介质主层与所述电容介质子层之间的多层电流抑制子层，所述电容层结构还包括一电流抑制主层，位于所述电容介质主层与由所述第一电极板和所述第二电极板所构成群组的最邻近电极板之间，并且所述电容介质主层的单层厚度大于所述电容介质子层的总厚度，所述电流抑制主层的单层厚度大于所述电流抑制子层的单层厚度。
21.如权利要求20所述的半导体器件，其特征在于，所述第一电极板具有U形剖切轮廓，所述电容层结构和所述第二电极板依次形成于所述第一电极板的直立侧壁的内外表面。
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