CN108461453A - 电子元件安装用基板、电子装置以及电子模块 - Google Patents

电子元件安装用基板、电子装置以及电子模块 Download PDF

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Abstract

本发明能够降低为了提高电特性而较厚地设置在电子元件安装用基板的内部的多个布线导体间的短路，并能够提高可靠性以及电特性。电子元件安装用基板(1)具备第一绝缘层(2a)、第二绝缘层(2b)、第一布线(5a)、第二布线(5b)、以及第一绝缘膜(6a)。第二绝缘层(2b)位于第一绝缘层(2a)的下表面。第一布线(5a)位于第一绝缘层与第二绝缘层(2b)之间。第二布线(5b)位于第一绝缘层(2a)与第二绝缘层(2b)之间，并且位于与第一布线(5a)之间具有间隙的位置。第一绝缘膜(6a)填埋间隙，并位于从第一布线(5a)的上表面到第二布线(5b)的上表面的位置。

Description

电子元件安装用基板、电子装置以及电子模块
技术领域
本发明涉及安装了电子元件，例如CCD(Charge Coupled Device，电荷耦合器件)型或CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)型等的摄像元件、LED(Light Emitting Diode：发光二极管)等发光元件或集成电路等的基板以及电子装置。
背景技术
以往，已知有具备由绝缘层构成的布线基板的电子元件安装用基板。此外，已知有在这样的电子元件安装用基板安装了电子元件的电子装置(参照日本特开平9-312471号公报、日本特开2011-165992号公报)。
发明内容
日本特开2011-165992号公报的电子元件安装用基板在多个绝缘层之间设置有内部布线。内部布线设置在同一层，多个内部布线间设置有间隙。一般来说，电子元件安装用基板要求小型化以及电特性的提高。因此，处于如下倾向，即，多个内部布线彼此的间隙更加极小化，进而，为了使电阻降低，使内部布线的厚度更厚。此外，电子元件安装用基板具有薄型化的要求，各绝缘层也在变薄。由于这些多个要求，在层叠各绝缘层的工序中，存在如下情况，即，层叠时使用的层叠液超过渗透到绝缘层的极限量，内部布线延伸而在多个内部布线间产生短路。
此外，在日本特开平9-312471号公报中，设置在绝缘层间的金属层成为直线状。然而，若金属层成为直线状，则电子元件安装用基板以及电子装置存在受到电磁噪声的影响的情况。一般来说，在安装了电子部件、电子装置或电子元件的电子元件安装用基板中，有时会由于电子部件或电子元件工作而释放电磁噪声。由于近年来的信息设备或通信设备等越来越高速化、电子部件高密度化，从而存在各电子部件或电子装置彼此之间的距离变小的倾向，存在电磁波噪声泄漏或传播到其它电子装置或电子部件的情况。此外，有时来自外部的无用的电磁波噪声也会从外部传播到电子装置其本身。
此外，若为了降低电磁噪声而对各个电子装置或电子部件装配屏蔽外壳，则会在屏蔽外壳间产生多余的空间，因此存在电子装置大型化的情况。进而，由于近年来的小型化的要求，在电子元件安装用基板中多个具有不同的电位的布线间的距离变小，从而存在所产生的电磁波噪声传播到附近的不同的布线、噪声变得更大或产生意想不到的信号的情况。
附图说明
图1(a)是示出本发明的第一实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图1(b)是与图1(a)的X1-X1线对应的纵剖视图。
图2(a)是示出本发明的第一实施方式的其它方式涉及的电子元件安装用基板、电子装置以及电子模块的外观的俯视图，图2(b)是与图2(a)的X2-X2线对应的纵剖视图。
图3(a)、图3(b)、图3(c)是示出本发明的第一实施方式的主要部分的制造方法的概要图。
图4(a)、图4(b)是示出本发明的第一实施方式的主要部分的制造方法的概要图。
图5(a)是示出本发明的第二实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图5(b)是与图5(a)的X5-X5线对应的纵剖视图。
图6(a)是示出本发明的第二实施方式的其它方式涉及的电子元件安装用基板、电子装置以及电子模块的外观的俯视图，图6(b)是与图6(a)的X6-X6线对应的纵剖视图。
图7(a)、图7(b)、图7(c)是示出本发明的第二实施方式的主要部分的制造方法的概要图。
图8(a)、图8(b)是示出本发明的第二实施方式的主要部分的制造方法的概要图。
图9是示出本发明的第三实施方式涉及的电子元件安装用基板以及电子装置的外观的纵剖视图。
图10(a)是示出本发明的第四实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图10(b)是与图10(a)的X10-X10线对应的纵剖视图。
图11(a)、图11(b)、图11(c)是示出本发明的第四实施方式的主要部分的制造方法的概要图。
图12(a)、图12(b)是示出本发明的第四实施方式的主要部分的制造方法的概要图。
图13(a)是示出本发明的第五实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图13(b)是与图13(a)的X13-X13线对应的纵剖视图。
图14(a)是示出本发明的第六实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图14(b)是与图14(a)的X14-X14线对应的纵剖视图。
图15是示出图14所示的实施方式的主要部分A的放大图的图。
图16(a)是示出图14所示的实施方式的其它方式涉及的主要部分A的放大图的图，图16(b)是示出与图16(a)的X16-X16线对应的纵剖视图的概要图。
图17(a)是示出本发明的第七实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图17(b)是与图17(a)的X17-X17线对应的纵剖视图。
图18(a)是示出本发明的第七实施方式的其它方式涉及的电子元件安装用基板、电子装置以及电子模块的外观的俯视图，图18(b)是与图18(a)的X18-X18线对应的纵剖视图。
图19是示出本发明的第七实施方式的其它方式涉及的电子元件安装用基板以及电子装置的外观的剖视图。
图20(a)是示出本发明的第八实施方式涉及的电子元件安装用基板以及电子装置的外观的俯视图，图20(b)是与图20(a)的X20-X20线对应的纵剖视图。
图21(a)是示出本发明的第九实施方式涉及的电子元件安装用基板以及电子装置的外观的纵剖视图，图21(b)是示出第九实施方式的其它方式涉及的外观的纵剖视图。
图22(a)是示出本发明的第十实施方式涉及的电子元件安装用基板以及电子装置的外观的纵剖视图，图22(b)是示出第十实施方式的其它方式涉及的外观的纵剖视图。
附图标记说明
1：电子元件安装用基板，2：基板，2a：第一绝缘层，2b：第二绝缘层，2c：第三绝缘层，2f：其它绝缘层，3：电极，4：安装区域，5：第一金属层，5a：第一布线，5b：第二布线，5c：其它布线，6：绝缘膜，6a：第一绝缘膜，6b：第二绝缘膜，6c：第三绝缘膜，7：缺口，7a：金属化层，8：布线层的部位，8a：第一部，8b：第二部，8c：第一倾斜部，8d：第三部，8e：第四部，8f：第二倾斜部，9：第二金属层，9a：第三布线，9b：第四布线，10：电子元件，12：盖体，13：电子元件连接构件，14：盖体接合材料，15：其它金属层，21：电子装置，22：电子部件，31：电子模块，32：壳体，42：层叠体，42a：第一绝缘片，42b：第二绝缘片，43c：第三绝缘片，42f：其它绝缘片，45：内部布线膏，45a：第一布线膏，45b：第二布线膏，46a：第一绝缘膏，46b：第二绝缘膏，46c：第三绝缘膏。
具体实施方式
<电子元件安装用基板以及电子装置的结构>
以下，参照附图对本发明的几个例示性的实施方式进行说明。另外，在以下的说明中，将在电子元件安装用基板安装了电子元件且在电子元件安装用基板的上表面接合了盖体的结构称为电子装置。此外，将具有设置为覆盖电子元件安装用基板的上表面侧、下表面侧或电子装置的壳体或构件的结构称为电子模块。在电子元件安装用基板、电子装置以及电子模块中，可以将任一方向设为上方或下方，但是方便起见，定义直角坐标系xyz，并且将z方向的正侧作为上方。
(第一实施方式)
参照图1～图2对本发明的第一实施方式中的电子模块31、电子装置21、以及电子元件安装用基板1进行说明，参照图3～图4对本发明的第一实施方式中的电子元件安装用基板1的制造方法进行说明。本实施方式中的电子装置21具备电子元件安装用基板1和电子元件10。另外，在本实施方式中，在图1中示出电子装置21，在图2中示出电子模块31，在图3～图4中示出电子元件安装用基板1的主要部分的制造方法。此外，在图1～图4中，用点和实线表示第一绝缘膜6a(第一绝缘膏46a)。
电子元件安装用基板1具有第一绝缘层2a和位于第一绝缘层2a的下表面的第二绝缘层2b。电子元件安装用基板1在第一绝缘层2a与第二绝缘层2b之间具有第一金属层5。第一金属层5具有第一布线5a和位于与第一布线5a之间具有间隙的位置的第二布线5b。在电子元件安装用基板1中，第一绝缘膜6a填埋第一布线5a与第二布线5b的间隙，并且位于从第一布线5a的上表面到第二布线5b的上表面的位置。
电子元件安装用基板1具有第一绝缘层2a和位于第一绝缘层2a的下表面的第二绝缘层2b。在此，像图1所示的例子那样，电子元件安装用基板1也可以除了第一绝缘层2a和第二绝缘层2b以外还具有其它绝缘层2f。
构成第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f的绝缘层的材料例如可使用电绝缘性陶瓷或树脂，作为树脂，例如可使用塑料、热塑性树脂等。另外，以下将由第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f构成的绝缘基体称为基板2。
作为用作形成第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f的绝缘层的材料的电绝缘性陶瓷，例如是氧化铝质烧结体、多铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体、氮化硅质烧结体或玻璃陶瓷烧结体等。作为用作形成第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f的绝缘层的材料的树脂，例如是热塑性的树脂、环氧树脂、聚酰亚胺树脂、丙烯酸树脂、酚醛树脂或氟类树脂等。作为氟类树脂，例如是聚酯树脂或四氟化乙烯树脂等。
也可以在第一绝缘层2a的上表面或/以及第二绝缘层2b的下表面，上下层叠多个而形成其它绝缘层2f。由第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f构成的基板2可以如图1所示地由6层绝缘层形成，也可以由5层以下或7层以上的绝缘层形成。在绝缘层为5层以下的情况下，能够谋求电子元件安装用基板1的薄型化。此外，在绝缘层为6层以上的情况下，能够提高电子元件安装用基板1的刚性。此外，也可以像图1～图2所示的例子那样，在各绝缘层设置开口部，并在使设置的开口部的大小不同的上表面形成台阶部，还可以在台阶部设置后述的电极3。
在电子元件安装用基板1中，例如，最外周的一条边的大小为0.3mm～10cm，在俯视下电子元件安装用基板1为矩形时，可以是正方形，也可以是长方形。此外，例如电子元件安装用基板1的厚度为0.2mm以上。
电子元件安装用基板1在第一绝缘层2a与第二绝缘层2b之间具有第一金属层5。第一金属层5具有第一布线5a和位于与第一布线5a之间具有间隙的位置的第二布线5b。此外，由电子元件安装用基板1的第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f构成的基板2也可以在表面具有电极3。在此，电极3只要在俯视下设置在第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f中的任一个的表面即可，可以设置在第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f中的任一个的表面，或设置在所有的绝缘层。
在基板2的上表面、侧面或下表面也可以设置有外部电路连接用的电极。外部电路连接用的电极是将基板2和外部电路基板或者将电子装置21和外部电路基板进行电连接的电极。
进而，在基板2的第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f的上表面或下表面，除了电极3、第一布线5a以及第二布线5b以外，还可以设置有形成在绝缘层间的内部布线以及在上下对内部布线彼此进行连接的贯通导体。这些内部布线或贯通导体也可以露出在基板2的表面。电极3、第一布线5a以及第二布线5b与外部电路连接用的电极也可以通过该内部布线或贯通导体分别电连接。
在第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f由电绝缘性陶瓷构成的情况下，电极3、第一金属层5(第一布线5a以及第二布线5b)、外部电路连接用的电极、内部布线以及贯通导体由钨(W)、钼(Mo)、锰(Mn)、银(Ag)或铜(Cu)或含有从它们之中选择的至少一种以上的金属材料的合金等构成。此外，在第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f由树脂构成的情况下，电极3、第一金属层5(第一布线5a以及第二布线5b)、外部电路连接用的电极、内部布线以及贯通导体由铜(Cu)、金(Au)、铝(Al)、镍(Ni)、钼(Mo)或钛(Ti)或含有从它们之中选择的至少一种以上的金属材料的合金等构成。
也可以在电极3、外部电路连接用的电极、内部布线以及贯通导体的露出表面设置镀层。根据该结构，能够对外部电路连接用的电极、内部布线以及贯通导体的露出表面进行保护而抑制氧化。此外，根据该结构，能够经由引线接合等电子元件接合材料13将电极3和电子元件10良好地电连接。镀层例如可以被覆厚度为0.5μm～10μm的Ni镀层，或者可以依次被覆该Ni镀层以及厚度为0.5μm～3μm的金(Au)镀层。
在第一布线5a与第二布线5b之间具有间隙。通过该间隙，第一布线5a与第二布线5b电绝缘，可以是不同的电位/信号，也可以通过相同的电位/信号的不同的部分，例如，通过上层或下层导通。第一布线5a与第二布线5b的间隙只要例如为20μm以上或基板2的一条边的1％以上即可。
第一布线5a和第二布线5b可以是像信号布线那样的细的布线，也可以是用于接地或电源电位的宽平面状的布线。此外，在第一布线5a和第二布线5b为用于接地或电源电位的宽平面状的布线时，也可以在第一布线5a与第二布线5b的间隙设置有例如像信号布线那样的其它布线5c。
在电子元件安装用基板1中，第一绝缘膜6a填埋第一布线5a与第二布线5b的间隙，并且位于从第一布线5a的上表面到第二布线5b的上表面的位置。
一般来说，在电子元件安装用基板1中，在多个绝缘层之间，第一布线5a以及第二布线5b在同一层设置有多个，在多个内部布线间存在设置有间隙的情况。近年来，电子元件安装用基板1要求小型化以及电特性的提高。因此，存在如下倾向，即，构成第一金属层5的第一布线5a与第二布线5b的间隙更加极小化，进而，为了使电阻降低，使第一金属层5(第一布线5a以及第二布线5b)的厚度更厚。此外，电子元件安装用基板1具有薄型化的要求，各绝缘层(第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f)也在变薄。由于这些多个要求，在层叠各绝缘层(第一绝缘层2a、第二绝缘层2b)的工序中，存在如下情况，即，层叠时使用的层叠液超过渗透到绝缘层的极限量，第一金属层5延伸而在第一布线5a与第二布线5b之间产生短路。另外，在此，所谓层叠液，是指在层叠绝缘层时，在对各绝缘层进行接合、固定时设置的构件。在各绝缘层由电绝缘性陶瓷构成的情况下，为层叠液，但是在各绝缘层由树脂等构成的情况下，粘接剂等也包含于此。
相对于此，由于本实施方式涉及的电子元件安装用基板1是上述那样的结构，从而能够降低电子元件安装用基板1的第一布线5a与第二布线5b之间的不必要的短路。换言之，设置第一绝缘膜6a，使得填埋第一布线5a与第二布线5b的间隙，从而在层叠各绝缘层的工序中，即使在层叠时使用的层叠液超过渗透到绝缘层的极限量而包含于第一布线5a和第二布线5b、进而在层叠时延伸的情况下，第一绝缘膜6a也能够降低第一布线5a和第二布线5b扩展的情况。因而，能够降低电子元件安装用基板1的第一布线5a与第二布线5b之间的不必要的短路。此时，第一绝缘膜6a也可以比第一布线5a以及第二布线5b厚。在第一绝缘膜6a比第一布线5a以及第二布线5b厚的情况下，基板2的强度增加，并且能够进一步降低成为隔出空间的状态的情况。
此外，若在使电子元件安装用基板1的第一布线5a与第二布线5b的间隙更加极小化、进而为了使电阻降低而使第一金属层5(第一布线5a以及第二布线5b)的厚度更厚的状态下层叠多个绝缘层(第一绝缘层2a、第二绝缘层2b)，则存在第一布线5a与第二布线5b的间隙在绝缘层中成为隔出空间的状态的情况。由于是该隔出空间的状态，从而存在如下情况，即，例如在电子元件10的工作时的发热、或装配电子元件10以及其它部件时施加热的工序时，会由于空间(气体)与基板2的热膨胀之差而在空间周边的基板2施加应力，从而产生裂缝。此外，由于存在空间，从而在从电子元件安装用基板1的下表面施加了应力或振动的情况下，存在以空间为起点产生裂缝或破裂的情况。
相对于此，由于本实施方式涉及的电子元件安装用基板1是上述那样的结构，从而不易产生空间(气体)。由此，例如，在电子元件10的工作时的发热、或装配电子元件10以及其它部件时施加热的工序时，能够降低由基板2与空间的热膨胀差造成的应力，能够降低裂缝的产生。此外，通过降低空间的产生，从而能够降低以空间为起点产生裂缝或破裂的情况。
构成第一绝缘膜6a的绝缘层的材料例如可使用电绝缘性陶瓷或树脂等。作为树脂，例如是塑料等热塑性树脂。
作为用作形成第一绝缘膜6a的绝缘层的材料的电绝缘性陶瓷，例如是氧化铝质烧结体、多铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体、氮化硅质烧结体或玻璃陶瓷烧结体等。作为用作形成第一绝缘膜6a的绝缘层的材料的树脂，例如是热塑性的树脂、环氧树脂、聚酰亚胺树脂、丙烯酸树脂、酚醛树脂或氟类树脂等。作为氟类树脂，例如是聚酯树脂或四氟化乙烯树脂等。
像图1以及图2所示的例子那样，第一布线5a、第二布线5b以及其它布线5c可以设置在多个层间，第一布线5a以及第二布线5b也可以设置在连续的层间。在该情况下，设置在两个层间的绝缘层成为在上方设置了第一布线5a和第二布线5b的第二绝缘层2b，此外，也可以作为与设置在下方的具有第一布线5a和第二布线5b的第二绝缘层2b对应的第一绝缘层2a来对待。换言之，像图1以及图2所示的例子那样，第二绝缘层2b能够作为设置在其下的第二绝缘层2b的第一绝缘层2a。
在第一布线5a和第二布线5b设置在多个绝缘层间时，对设置在多个绝缘层间的第一绝缘膜6a分别进行设置的位置可以是在俯视下一部分或全部重叠的位置，也可以是偏移开的位置。设置第一绝缘膜6a的位置处于在俯视下一部分或全部重叠的位置，由此，例如在电子元件安装用基板1中混合存在模拟信号和数字信号的情况下，能够明确地分离模拟信号部位和数字信号部位，能够降低噪声进入到它们中的每一个的情况。通过将设置第一绝缘膜6a的位置在俯视下偏移地设置，从而能够减少第一绝缘膜6a以及间隙处的台阶，能够作为整体确保基板2的表面的平坦度。
第一绝缘层2a、第二绝缘层2b、以及其它绝缘层2f与第一绝缘膜6a可以是相同的材料，也可以是不同的材料。在第一绝缘层2a、第二绝缘层2b、以及其它绝缘层2f与第一绝缘膜6a由相同的材料构成时，能够使第一绝缘膜6a的热膨胀率、导热性、烧成时的温度等基本的物性与第一绝缘层2a、第二绝缘层2b、以及其它绝缘层2f类似。因而，在制作电子元件安装用基板1时能够稳定地进行制作。此外，即使在安装了电子元件10后，在电子元件10发热的情况下，也能够降低由热膨胀差造成的裂缝等的产生。此外，在第一绝缘层2a、第二绝缘层2b、以及其它绝缘层2f与第一绝缘膜6a由不同的材料构成时，能够选择与不同的材料相应的原料。例如，通过将粘度更高的材料用于第一绝缘膜6a，从而能够降低第一布线5a以及第二布线5b延伸的情况等，能够适当地进行符合条件的选择。
电子元件安装用基板1的第一绝缘膜6a也可以与第一绝缘层2a呈一体形成。此时，例如第一绝缘膜6a和第一绝缘层2a也可以同时烧结。通过第一绝缘膜6a与第一绝缘层2a呈一体形成，从而能够降低在第一绝缘膜6a与第一绝缘层2a之间产生空间的情况。因而，能够降低第一布线5a或第二布线5b爬上第一绝缘膜6a的上表面而与第二布线5b或第一布线5a接触的情况。
第一绝缘膜6a在俯视下可以与第一布线5a或/以及第二布线5b的整体重叠，也可以仅一部分重叠。在第一绝缘膜6a在俯视下与第一布线5a或/以及第二布线5b的整体重叠的情况下，能够降低第一布线5a和第二布线5b爬上第一绝缘膜6a的表面而短路的情况。此外，通过第一绝缘膜6a在俯视下与第一布线5a或/以及第二布线5b仅重叠一部分，从而能够获得与设置在其它绝缘层2f的内部布线的电导通，并且能够降低基板2的厚度整体变厚的情况。此外，此时，作为第一绝缘膜6a与第一布线5a或/以及第二布线5b重叠的大小，例如设为30μm以上，由此，在设置第一绝缘膜6a的工序中，即使在由于工序误差而偏移的情况下，也能够降低第一布线5a与第二布线5b短路的情况。
<电子装置的结构>
在图1～图2示出电子装置21的例子。电子装置21具备电子元件安装用基板1和安装在电子元件安装用基板1的电子元件10。
电子装置21具有电子元件安装用基板1和安装在电子元件安装用基板1的电子元件10。电子元件10例如是CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)、CCD(Charge Coupled Device，电荷耦合器件)等的摄像元件、或LED(LightEmitting Diode，发光二极管)等发光元件、或LSI(Large Scale Integrated，大规模集成电路)等集成电路等。另外，电子元件10也可以经由粘接材料配置在基板2的上表面。该粘接材料例如可使用银环氧或热固化性树脂等。
电子装置21可以具有覆盖电子元件10并且与电子元件安装用基板1的上表面接合的盖体12。在此，电子元件安装用基板1可以在基板2框状部分的上表面连接盖体12，也可以设置框状体，框状体设置为支承盖体12并包围基板2的上表面且包围电子元件10。此外，框状体与基板2可以由相同的材料构成，也可以由不同的材料构成。
在框状体与基板2由相同的材料构成的情况下，基板2和框状体可以做成为，设置开口部等并与最上层的绝缘层一体化，也可以单独设置，并用钎料等分别进行接合。
此外，作为基板2和框状体由不同的材料构成的例子，有如下情况，即，框状体与对盖体12和基板2进行接合的盖体接合材料14由相同的材料构成。此时，通过将盖体接合材料14设置得厚，从而能够兼具粘接的效果和作为框状体(支承盖体12的构件)的效果。关于此时的盖体接合材料14，例如可举出热固化性树脂或低熔点玻璃或由金属成分构成的钎料等。此外，还存在框状体和盖体12由相同的材料构成的情况，此时，框状体和盖体12也可以构成为同个体。
关于盖体12，例如，在电子元件10为CMOS、CCD等摄像元件、或LED等发光元件的情况下，可使用玻璃材料等透明度高的构件。此外，关于盖体12，例如，在电子元件10为集成电路等时，也可以使用金属制材料或有机材料。
盖体12经由盖体接合材料14与电子元件安装用基板1接合。作为构成盖体接合材料14的材料，例如，有热固化性树脂或低熔点玻璃或由金属成分构成的钎料等。
电子装置21具有如图1～图2所示的电子元件安装用基板1。由此，能够使电特性提高。
<电子模块的结构>
在图2示出使用了电子元件安装用基板1的电子模块31的一个例子。电子模块31具有电子装置21和设置为覆盖电子装置21的上表面或电子装置21的壳体32。另外，在以下示出的例子中，为了进行说明，以摄像模块为例进行说明。
电子模块31具有壳体32(透镜固定器)。通过具有壳体32，能够进一步提高气密性或降低来自外部的应力直接施加于电子装置21的情况。壳体32例如由树脂或金属材料等构成。此外，在壳体32为透镜固定器时，壳体32可以组合有一个以上的由树脂、液体、玻璃或水晶等构成的透镜。此外，壳体32可以附有进行上下左右的驱动的驱动装置等，并与电子元件安装用基板1电连接。
另外，壳体32也可以在俯视下在4个方向的至少一条边设置有开口部。而且，可以从壳体32的开口部插入外部电路基板而与电子元件安装用基板1电连接。此外，壳体32的开口部可以在外部电路基板与电子元件安装用基板1电连接之后用树脂等密封材料等封闭开口部的间隙而使电子模块31的内部气密。
<电子元件安装用基板以及电子装置的制造方法>
接着，使用图3以及图4对本实施方式的电子元件安装用基板1以及电子装置21的制造方法的一个例子进行说明。
电子元件安装用基板1可以通过包括以下所示的工序的制造方法进行制造。(1)准备第一绝缘片42a和与第一绝缘片42a层叠的第二绝缘片42b的工序。(2)在第二绝缘片42b的上表面形成第一布线膏45a的工序。(3)在第二绝缘片42b的上表面与第一布线膏45a隔出间隙形成第二布线膏45b的工序。(4)将第一绝缘膏46a填埋到第一布线膏45a与第二布线膏45b之间，并且用第一绝缘膏46a覆盖第一布线膏45a的上表面以及第二布线膏45b的上表面的工序。(5)在第二绝缘片42b的上表面层叠第一绝缘片42a而形成层叠体42的工序。另外，这些工序的顺序并未规定为数字的顺序，顺序也可以不同，也可以一次应对多个工序。
在绝缘片例如由树脂构成的情况下，能够通过如下的制造方法来制作。首先，准备由对应的树脂构成的绝缘层，作为第一绝缘层2a以及第二绝缘层2b。另外，此时，在电子元件安装用基板1具有其它绝缘层2f的情况下，成为其它绝缘层2f的树脂层也能够以同样的方法设置。接着，通过丝网印刷法、蚀刻法或镀覆法等在通过上述(1)的工序得到的第一绝缘片42a、第二绝缘片42b、其它绝缘片42f的成为第一布线5a、第二布线5b、电极3、外部电路连接用电极、内部布线以及贯通导体的部分涂敷或填充金属材料(第一布线膏45a、第二布线膏45b、以及其它金属膏)。
接着，在给定的地方印刷、涂敷或粘附成为第一绝缘膏46a的抗蚀剂层。此后，通过进行加热、层叠并进行粘接，从而能够制作由树脂构成的成为电子元件安装用基板1的层叠体42。
电子元件安装用基板1的第一绝缘片42a或/以及第二绝缘片42b是将陶瓷材料作为主成分的陶瓷生片，第一绝缘膏46a是将陶瓷材料作为主成分的陶瓷膏，还可以具有(6)对层叠体42进行烧成的工序。
以下，示出本实施方式的发明的主要部分的制造方法。另外，以下所示的制造方法的一个例子是如下的制造方法，即，是绝缘片为将陶瓷材料作为主成分的陶瓷生片的情况，基板2使用了多连布线基板。
电子元件安装用基板1的制造工序具有像图3(a)所示的例子那样(1)准备第一绝缘片42a和与第一绝缘片42a层叠的第二绝缘片42b的工序。关于构成电子元件安装用基板1的绝缘层，例如可举出氧化铝(Al2O3)质烧结体等。在得到成为氧化铝(Al2O3)质烧结体的第一绝缘片42a、第二绝缘片42b的情况下，在Al2O3的粉末中作为烧结助剂而添加二氧化硅(SiO2)、氧化镁(MgO)或氧化钙(CaO)等的粉末，进而添加适当的粘合剂、溶剂以及增塑剂，接着将它们的混合物混匀而成为浆状。
此后，能够通过刮刀法或压延辊法等成型方法得到多拼用的第一绝缘片42a、第二绝缘片42b。另外，此时，在电子元件安装用基板1具有其它绝缘层2f的情况下，成为其它绝缘层2f的绝缘片也能够通过同样的方法设置。
电子元件安装用基板1的制造工序具有像图3(b)所示的例子那样(2)在第二绝缘片42b的上表面形成第一布线膏45a的工序。电子元件安装用基板1的制造工序具有像图3(b)所示的例子那样(3)在第二绝缘片42b的上表面与第一膏45a隔出间隙而形成第二布线膏45b的工序。
接着，通过丝网印刷法等在通过上述(1)的工序得到的第一绝缘片42a、第二绝缘片42b、其它绝缘片42f的成为第一布线5a、第二布线5b、电极3、外部电路连接用电极、内部布线以及贯通导体的部分涂敷或填充金属膏(第一布线膏45a、第二布线膏45b、以及其它金属膏)。金属膏可通过如下方式制作，即，在金属粉末中添加适当的有机粘合剂以及溶剂并通过球磨机、行星式混合机等混匀单元使其均匀地分散而混匀，然后添加必要量的溶剂，从而调整为适合印刷、贯通孔的填充的粘度。
该金属粉末是在以后的烧成工序中通过与第一绝缘片42a、第二绝缘片42b、其它绝缘片42f的同时烧成进行烧结的金属的粉末，可举出钨(W)、钼(Mo)、锰(Mn)、金(Au)、银(Ag)、铜(Cu)、钯(Pd)、铂(Pt)等中的一种或两种以上。在两种以上的情况下，也可以是混合、合金、涂布等中的任一方式。另外，为了提供与第一绝缘片42a、第二绝缘片42b、以及其它绝缘片42f的接合强度，金属膏也可以包含玻璃或陶瓷。
在此，(2)的工序和(3)的工序可以同时进行，也可以单独进行。在同时进行(2)的工序和(3)的工序的情况下，例如，能够通过在丝网印刷法中将第一布线膏45a和第二布线膏45b形成在同一掩模并进行印刷来应对。由此，能够降低第一布线膏45a和第二布线膏45b的偏移，能够进一步降低第一布线膏45a和第二布线膏45b的短路。
此外，在分开进行(2)的工序和(3)的工序的情况下，例如，能够将第一布线膏45a和第二布线膏45b分别分开印刷在第一绝缘片42a的下表面或第二绝缘片42b的上表面。此外，即使在第一布线膏45a和第二布线膏45b设置在同一面的情况下，在想要将各自的厚度设为不同的厚度的情况下，也能够分别分开进行印刷。
由此，能够将印刷第一布线膏45a和第二布线膏45b时的应力分割为第一绝缘片42a和第二绝缘片42b。此外，因为能够使第一布线膏45a和第二布线膏45b的厚度不同，所以能够进一步将某一方的布线低电阻化，能够谋求电特性的提高。
在此，也可以在(2)的工序或/以及(3)的工序之前、或与(2)的工序或/以及(3)的工序同时、或在(2)的工序或/以及(3)的工序之后，通过金属模具等对第一绝缘片42a、第二绝缘片42b、或/以及其它绝缘片42f进行加工。例如，可以在任一个绝缘片的中央部形成用于容纳电子元件10的开口部，也可以在成为导通上下的层的贯通导体的部分设置贯通孔。此外，关于利用该金属模具等进行的加工，可以在后述的层叠后进行加工，也可以在各个工序中分多次进行加工。此外，作为加工绝缘片的方法，除了上述的金属模具加工以外，还可以通过利用激光的加工、蚀刻加工等进行加工。
电子元件安装用基板1的制造工序具有像图3(c)所示的例子那样(4)在第一布线膏45a与第二布线膏45b之间填埋第一绝缘膏46a并且用第一绝缘膏46a覆盖第一布线膏45a的上表面以及第二布线膏45b的上表面的工序。第一绝缘膏46a能够使用通过如下方式制作的绝缘膏，即：在用于制作第一绝缘片42a、第二绝缘片42b、其它绝缘片42f的陶瓷粉末中加入适当的有机粘合剂以及溶剂并利用球磨机或行星式混合机等混匀单元使其均匀地分散而混匀，然后添加必要量的溶剂，从而调整粘度。第一绝缘膏46a可以与第一布线膏45a以及第二布线膏45b同样地通过上述的丝网印刷法等进行设置。
第一绝缘膏46a也可以在(2)以及(3)的工序之后，即，在形成了第一布线膏45a以及第二布线膏45b之后，设置为重叠在其上。此外，例如，也可以在将第一布线膏45a以及第二布线膏45b设置在第二绝缘片42b的上表面之后，在第一绝缘片42a的下表面印刷第一绝缘膏46a，并在后述的层叠的工序中在第一布线膏45a与第二布线膏45b之间填埋第一绝缘膏46a，并且设置为覆盖第一布线膏45a的上表面以及第二布线膏45b的上表面。
电子元件安装用基板1的制造工序具有像图4(a)、图4(b)所示的例子那样(5)在第二绝缘片42b的上表面层叠第一绝缘片42a而形成层叠体42的工序。在此，在第一绝缘片42a的下表面或第二绝缘片42b的上表面涂敷层叠液。此时，例如，通过涂敷层叠液，使得避开第一布线膏45a、第二布线膏45b、其它金属膏，从而能够进一步降低第一布线膏45a、第二布线膏45b、其它金属膏因层叠液而扩展、继而造成第一布线膏45a、第二布线膏45b、其它金属膏间的短路。此外，例如，还能够通过包括第一布线膏45a、第二布线膏45b、其它金属膏在内而涂敷层叠液，从而能够进一步提高层叠性。
在适当地涂敷了层叠液之后，层叠第一绝缘片42a、第二绝缘片42b以及其它绝缘片42f并进行加压。由此，能够制作成为基板2(电子元件安装用基板1)的绝缘片层叠体。
电子元件安装用基板1的制造工序具有(6)对层叠体42进行烧成的工序。接着，以大约1500℃～1800℃的温度对该成为基板2的绝缘片层叠体进行烧成，得到排列了多个基板2(电子元件安装用基板1)的多连布线基板。另外，通过该工序，前述的第一布线膏45a、第二布线膏45b以及其它金属膏与成为基板2(电子元件安装用基板1)的绝缘片同时被烧成，成为第一布线5a、第二布线5b、电极3、外部电路连接用电极、内部布线以及贯通导体。
接着，将烧成而得到的多连布线基板分断为多个基板2(电子元件安装用基板1)。在该分断中，能够使用如下的方法等，即，通过沿着成为基板2(电子元件安装用基板1)的外缘的地方在多连布线基板形成分割槽并沿着该分割槽使其断裂而进行分割的方法等，沿着成为基板2(电子元件安装用基板1)的外缘的地方进行切断。
另外，虽然分割槽能够通过在烧成后利用划片装置切入比多连布线基板的厚度小的厚度而形成，但是也可以通过将切割刀压抵在多连布线基板用的绝缘片层叠体或利用划片装置切入比绝缘片层叠体的厚度小的厚度而形成。此外，即使不在多连布线基板形成分割槽而通过划片法或激光进行切断，也能够从多连布线基板分断为多个基板2(电子元件安装用基板1)。另外，也可以在将上述的多连布线基板分割为多个基板2(电子元件安装用基板1)之前或在分割之后，分别使用电解或无电解镀覆法在电极3、外部连接用电极以及露出的布线导体被覆镀层。
接着，在电子元件安装用基板1安装电子元件10。电子元件10通过引线接合、金属凸块、焊料球等与电子元件安装用基板1电接合。此外，此时，也可以在电子元件10或电子元件安装用基板1设置粘接材料等，并固定到电子元件安装用基板1。此外，也可以在将电子元件10安装到电子元件安装用基板1之后，用盖体接合材料14来接合盖体12。
一般来说，电子元件安装用基板1有薄型化的要求，各绝缘层也在变薄。由此，在层叠各绝缘层的工序中，有可能由于层叠时使用的层叠液超过渗透到绝缘层的极限量并包含于第一布线膏45a或/以及第二布线膏45b，从而第一布线膏45a或/以及第二布线膏45b延伸而产生短路。此外，在涂敷了层叠液之后，在层叠的工序中，有可能由于层叠时的压力，第一布线膏5a或/以及第二布线膏5b溶出到层叠液而产生短路。
相对于此，在本实施方式涉及的制造方法中，设置第一绝缘膏46a，使得填埋第一布线膏45a、第二布线膏45b的间隙。由此，能够降低由于包含粘接液或/以及由于层叠时的加压的压力，在第一布线膏45a与第二布线膏45b之间产生短路的情况。
(第二实施方式)
接着，参照图5～图8对基于本发明的第二实施方式的电子元件安装用基板1进行说明。在本实施方式中的电子元件安装用基板1中，与第一实施方式的电子元件安装用基板1的不同点在于：电子元件安装用基板1具有安装电子元件10的安装区域4；以及第一金属层5具有与安装区域4平行的第一部8a、位于比位于端部的第一部8a靠上方或下方的位置的第二部8b和位于其间的第一倾斜部8c。
在图5以及图8所示的例子中，电子元件安装用基板1在上表面或下表面具有安装电子元件10的安装区域4。在电子元件安装用基板1中，在剖视下，第一金属层5具有：与安装区域4平行地设置的第一部8a；位于第一金属层5的端部的、位于比第一部8a靠上方或下方的位置的第二部8b；以及位于第一部8a与第二部8b之间的第一倾斜部8c。例如，像图5～图8所示的例子那样，设置有多个电极3，安装区域4与电极3电连接且位于被电极3夹着的位置。多个电极3包含至少两个以上。此外，在此，将由该多个电极3的内侧端部包围的部分作为安装电子元件10的安装区域4。所谓电极3的内侧端部，是指连接对电极3和电子元件10进行连接的电子元件连接材料13的区域的内侧端部，还可以延伸有与比其靠内侧导通的布线。另外，安装区域4是安装电子元件10的区域，除了前述的情况以外，即使在未被电极3夹着的、不具有电极3的情况下等，如果确保了安装电子元件10的区域，则也将该区域包含于安装区域4。另外，安装区域4可以位于基板2的中心部附近，也可以位于从基板2的中心部偏心的位置。另外，安装区域4在俯视下可以大于电子元件10的外缘，也可以小于电子元件10的外缘。
在电子元件安装用基板1中，在剖视下，第一金属层5(第一布线5a和第二布线5b)具有：与安装区域4平行地设置的第一部8a；位于第一金属层5的端部的、位于比第一部8a靠上方或下方的位置的第二部8b；以及位于第一部8a与第二部8b之间的第一倾斜部8c。另外，在图5以及图6所示的例子中，第二部8b设置在第一布线5a与第二布线5b彼此的间隙。在此，所谓在剖视下与安装区域4平行，只要是在基板2的外缘的内部第一部8a的延长线与安装区域4的假想平面的延长线不相接的程度即可，也可以由于工序误差等而稍微带有角度。另外，所谓假想平面，是指用多个电极3的内侧端部的Z轴方向上的高度位置的最小二乘法求出的平面。
在上述的实施方式中，通过在相邻的金属化部彼此之间具有第一倾斜部8c和位于比第一部8a靠下方或上方的位置的第二部8b，从而能够使第二部8b和第一倾斜部8c具有屏蔽的作用，第一倾斜部8c具有基板2的Z轴方向分量。因而，能够有效地抑制在相邻的金属化部产生的电磁波噪声，即使在相邻的金属化部彼此的距离小的情况下，也能够降低从相邻的金属化部传播的电磁波噪声的量。
此外，通过在第一布线5a与第二布线5b之间具有第一倾斜部8c和位于比第一部8a靠下方或上方的位置的第二部8b，从而能够使第一布线5a和第二布线5b分别各自发出的电磁波噪声向第一倾斜部8c的内侧反射，其中，第一倾斜部8c具有基板2的Z轴方向分量。因而，能够降低从第一布线5a和第二布线5b泄漏电磁波噪声并传播到相邻的第一布线5a和第二布线5b的情况。
特别是，近年来，由于电子元件安装用基板1的薄型化，各绝缘层在变薄。因此，通过使第一金属层5具有第一倾斜部2c，从而能够得到充分的Z轴方向上的大小，能够进一步提高电磁噪声的屏蔽的效果。
像图5以及图6所示的例子那样，第一金属层5也可以在与安装区域4重叠的位置具有第二部8b以及第一倾斜部8c。像图5以及图6所示的例子那样，通过第一布线5a和第二布线5b的第二部8b和第一倾斜部8c位于与安装区域4在俯视下重叠的位置，从而能够制作用于对电子元件10工作而发热的热进行散热的路径。即，换言之，在第二部8b处于与安装区域4相反方向的情况下，成为用于在第一部8a接收热并经由第一倾斜部8c将热向相反侧进行散热的路径。此外，第二部8b处于与安装区域4相同的方向的情况下，成为用于在第二部8b接收热并经由第一倾斜部8c将热向相反侧进行散热的路径。因而，能够提高电子元件安装用基板1的散热性。
第一金属层5(第一布线5a和第二布线5b)也可以不与信号电连接，可以与接地电位电连接。通过至少使第一金属层5(第一布线5a和第二布线5b)中的一方与接地电位电连接，从而能够进一步提高第一金属层5(第一布线5a和第二布线5b)的屏蔽的效果，能够更有效地降低电磁波噪声的影响。此外，通过第一布线5a和第二布线5b分别与不同的接地电位电连接，从而能够在降低相互的电磁波噪声的产生的同时，能够对来自外部的电磁波噪声进一步提高屏蔽效果。
关于第一金属层5(第一布线5a和第二布线5b)的第一部8a，只要与安装区域4平行，则位于第一绝缘层2a与第二绝缘层2b之间的哪里都没有关系。例如，可以在剖视下设置在基板2的整体，电可以仅设置在一部分。另外，第一部8a的大小没有关系，例如，只要剖视下的x轴方向上的长度为150μm程度以上即可。
虽然在图5以及图6所示的例子中，第一金属层5(第一布线5a和第二布线5b)的第二部8b设置在第一布线5a与第二布线5b之间，但是也可以设置在除此以外的场所。即，换言之，第一金属层5(第一布线5a和第二布线5b)的第二部8b也可以在剖视下进一步设置在外边附近。关于第二部8b，例如只要剖视下的x轴方向上的长度为30μm以上即可。
第一金属层5(第一布线5a和第二布线5b)的第一倾斜部8c只要作为Z轴方向上的长度而具有第一绝缘层2a或第二绝缘层2b的厚度的10％～40％程度的大小即可。即，在第一绝缘层2a或第二绝缘层2b的厚度为35μm时，第一倾斜部8c的Z轴方向上的长度为3.5μm～14μm程度。由此，能够使第一倾斜部8c的Z轴方向分量充分，能够进一步提高屏蔽的效果。另外，Z轴方向上的长度越大，越能够进一步提高屏蔽的效果。
第一金属层5(第一布线5a和第二布线5b)在俯视下可以设置在与MIPI布线或信号布线等容易成为电磁波噪声的天线的、或抗噪声分量能力弱的布线重叠的位置。通过配置在与第一金属层5在俯视下重叠的位置，从而尤其能够局部地提高屏蔽效果。因而，能够对容易成为电磁波噪声的天线的、或抗噪声分量能力弱的布线提高屏蔽效果。
虽然第一金属层5(第一布线5a和第二布线5b)的第二部8b和第一倾斜部8c可以至少设置在相邻的第一布线5a与第二布线5b彼此之间，但是也可以设置在第一部8a的全周。通过将第一金属层5(第一布线5a和第二布线5b)的第二部8b和第一倾斜部8c设置在第一部8a的全周，从而还能够进一步提高由来自基板2的外部的电磁感应造成的电磁波噪声的屏蔽效果。
虽然设置在第一布线5a与第二布线5b之间的第二部8b在图5以及图6所示的例子中位于相同的方向(在此，下方)上，但是也可以一方的金属化部的第二部8b位于比第一部8a靠上方的位置。由此，能够使所屏蔽的方向不同，因此能够对相邻的金属化部进行进一步屏蔽，能够进一步降低电磁波噪声的影响。
在图6示出本实施方式的变形例。在图6所示的例子中，在第二绝缘层2b的下表面设置有第二金属层9(第三布线9a和第四布线9b)。此外，在电子元件安装用基板1的第二金属层9的下表面设置有第三绝缘层2c，在剖视下，第二金属层9具有：与安装区域4平行地没置的第三部8d；位于比第三部8d靠下方的位置的第四部8e；以及位于第三部8d与第四部8e之间的第二倾斜部8f。像这样，通过将第一金属层5和第二金属层9设置为在俯视下重叠，从而能够模拟地增大屏蔽的壁。因而，能够进一步抑制电磁波噪声的泄漏，并且能够进一步抑制来自外部的电磁波噪声的传播。因而，能够降低电磁波噪声的影响。
在图6所示的例子中，第一金属层5的第二部8b与第二金属层9的第四部8e重叠。由此，能够确保第一金属层5的第二部8b与第二金属层9的第四部8e的绝缘缝隙。因而，能够降低由于第一金属层5的第二部8b与第二金属层9的第四部8e之间的干扰而产生电磁波噪声的情况。
虽然在图6所示的例子中，第一金属层5和第二金属层9位于完全重叠的位置，但是也可以在剖视下偏移地配置。以下，因为关于第二金属层9的构成材料或连接电位等与第一实施方式的第一金属层5类似，所以省略说明。
<电子元件安装用基板以及电子装置的制造方法>
接着，使用图7以及图8对本实施方式的电子元件安装用基板1以及电子装置21的制造方法的一个例子进行说明。本实施方式的电子元件安装用基板1以及电子装置21的制造方法基本上与第一实施方式记载的制造方法类似。在此，对多个金属化部彼此进行说明。
设置在多个金属化部彼此之间的第一金属层5(第一布线5a和第二布线5b)的第二部8b例如像图7(c)所示的例子那样，还能够通过连续地涂敷第一绝缘膏46而形成。由此，在第一金属层5(第一布线5a和第二布线5b)形成第二部8b的同时第一绝缘膏46对相邻的金属化部彼此之间进行填埋，因此能够降低在层叠的工序等中内部布线膏45延伸而在相邻的金属化部彼此产生短路的情况。另外，关于后述的第二绝缘膜6b，也能够像图7(c)所示的例子那样通过涂敷第二绝缘膏46b而进行制作。
另外，除了在上述例示的制造方法以外，还存在制作第二部8b以及第一倾斜部8c的方法。例如，在第一绝缘片42a或第二绝缘片42b用模具等进行按压而设置凹陷，并包含该凹陷在内印刷或涂敷内部布线膏45，从而也能够制作第二部8b以及第一倾斜部8c。此外，例如，通过在第一绝缘片42a或第二绝缘片42b涂敷了内部布线膏45之后用模具等进行按压，从而也能够制作第二部8b以及第一倾斜部8c。
(第三实施方式)
接着，参照图9对基于本发明的第三实施方式的电子元件安装用基板1进行说明。在本实施方式中的电子元件安装用基板1中，与第二实施方式的电子元件安装用基板1的不同点在于，在俯视下，与第一金属层5的第一部8a重叠的部分成为第二金属层9的第四部8e的位置。
在图9所示的例子中，第一金属层5的第一部8a与第二金属层9的第四部8e在俯视下重叠。由此，能够进行第一金属层5的第一部8a与第二金属层9的第四部8d之间的距离的调整。因而，能够在达到本发明的效果的同时，在第一金属层5的第一部8a与第二金属层9的第四部8e设置不同的布线等时进行阻抗的调整。
在图9所示的例子中，第一金属层5的第二部8b与第二金属层9的第三部8d在俯视下重叠。由此，在纵剖视下，能够减小第一金属层5的第二部8b与第二金属层9的第三部8d的距离。因而，能够进一步减小电磁波噪声的入口或出口，能够提高屏蔽的效果，从而降低电磁波噪声影响到由第一部8a和第四部8d包围的区域的情况。因而，能够在基板2的由第一金属层5和第二金属层9包围的区域降低：从外部传播的电磁波噪声的影响；电磁波噪声向外部的泄漏的影响；以及来自第一布线5a与第二布线5b之间或第三布线9a与第四布线9b之间的电磁噪声的影响。另外，虽然在图9所示的例子中，第一金属层5和第二金属层9位于完全重叠的位置，但是也可以在剖视下偏移地配置。
(第四实施方式)
接着，参照图10～图12对基于本发明的第四实施方式的电子元件安装用基板1以及电子元件安装用基板1的制造方法进行说明。另外，图10示出本实施方式中的电子元件安装用基板1以及电子装置21的形状，图11～图12示出表示第四实施方式的主要部分的制造方法的概要图。在本实施方式中的电子元件安装用基板1中，与第一实施方式的电子元件安装用基板1的不同点在于，第一绝缘膜6a的剖视下的形状不同。
在图10所示的例子中，电子元件安装用基板1的第一绝缘膜6a在剖视下在第一布线5a与第二布线5b的间隙的中间部分具有凹陷部。即使像图10所示的例子那样在第一绝缘膜6a的中央部具有凹陷部，也能够通过将第一绝缘膜6a设置为与第一布线5a和第二布线5b的端部重叠，从而达到本发明的效果。
此外，一般而言，在绝缘层为电绝缘性陶瓷的情况下，设置在基板2的内部的布线等的厚度或其形状被制造时的绝缘片所吸收，成为在基板2的表面不易出现布线的形状等的构造。然而，近年来，电子元件安装用基板1要求薄型化。由于该薄型化的要求，从而在第一绝缘层2a、第二绝缘层2b或其它绝缘层2f中难以吸收第一布线5a、第二布线5b或/以及第一绝缘膜6a的厚度或其形状，例如，若存在台阶等，则在基板2的表面出现其形状，基板2的表面的平衡度有可能变差。相对于此，通过像图10所示的例子那样，电子元件安装用基板1的第一绝缘膜6a在中央部附近具有凹陷部，从而能够使第一绝缘层2a进入到第一绝缘膜6a的凹陷部。因而，能够降低如下情况，即，电子元件安装用基板1薄型化，用第一绝缘层2a或第二绝缘层2b不能完全吸收第一布线5a、第二布线5b以及第一绝缘膜6a的厚度及其形状，电子元件安装用基板1的表面的平衡度变差。因而，能够使电子元件10的安装稳定。
在图11～图12示出表示本实施方式中的主要部分的制造方法的概要图。在图11～图12所示的制造方法的主要部分处的概要图中，在涂敷第一绝缘膏46a的工序中，第一绝缘膏46a涂敷为：在剖视下在第一布线膏45a与第二布线膏45b的间隙具有凹陷部。通过像这样涂敷第一绝缘膏46a，从而在图12(a)记载的层叠工序中，第一绝缘片42a埋入到第一绝缘膏46a的凹部部分。由此，能够制作像图10所示的例子那样的电子元件安装用基板1，能够降低电子元件安装用基板1的表面的平衡度变差的情况。因而，能够使电子元件10的安装稳定。
另外，作为像图11～图12所示的例子那样涂敷第一绝缘膏46a的方法，例如，在丝网印刷的情况下，能够通过进行如下调整而进行涂敷，即，进行橡皮辊的压力调整，或将使用于掩模的构件变更为柔软的构件。此外，能够通过对第一绝缘膏46a进行两次印刷而制作，使得形成凹陷部。
此外，像图10～图12所示的例子那样，第一绝缘膜6a的角部也可以描绘弧。由此，能够降低在层叠等的工序中应力集中于第一绝缘膜6a(第一绝缘膏46a)的角部而在第一绝缘膜6a(第一绝缘膏46a)产生裂缝或破裂的情况。
也可以像图11～图12所示的例子那样，第一绝缘膏46a通过层叠时的应力而在剖视下向横方向延伸。由此，能够进一步使第一布线膏45a和第二布线膏45b的上表面部分中的第一绝缘膏46a的厚度变薄，能够减少在剖视下局部的变化，因此能够进一步降低电子元件安装用基板1的表面的平衡度变差的情况。因而，能够使电子元件10的安装稳定。
(第五实施方式)
接着，参照图13对基于本发明的第五实施方式的电子元件安装用基板1进行说明。在本实施方式中的电子元件安装用基板1中，与第一实施方式的电子元件安装用基板1的不同点在于：具有第二绝缘膜6b；以及第一绝缘膜6a或/以及第二绝缘膜6b的位置在俯视下在多个层间偏移地设置。
在图13所示的例子中，在第一布线5a或/以及第二布线5b位于第二绝缘层2b的外缘侧的端部处从第一布线5a或/以及第二布线5b的上表面到第二绝缘层2b的上表面具有第二绝缘膜6b。一般来说，近年来电子元件安装用基板1要求小型化。根据该要求，要求第一布线5a或/以及第二布线5b的位于第二绝缘层2b的外缘侧的端部与位于第二绝缘层2b的外缘侧的端部之间变得更窄。
因此，与前述的薄型化的要求相互结合，在层叠各绝缘层的工序中，存在如下情况，即，层叠时使用的层叠液超过渗透到绝缘层(第一绝缘层2a、第二绝缘层2b或其它绝缘层2f)的极限量，第一金属层5(第一布线5a或/以及第二布线5b)由于层叠时的压力而延伸，从而向基板2的侧面露出。由于第一金属层5(第一布线5a或/以及第二布线5b)向基板2的侧面露出，从而有可能产生预料不到的与其它部件的短路或露出的第一金属层5(第一布线5a或/以及第二布线5b)的表面的劣化发展到内部，从而产生电子装置21的误工作。
相对于此，像图13所示的例子那样，在第一布线5a或/以及第二布线5b位于第二绝缘层2b的外缘侧的端部处从第一布线5a或/以及第二布线5b的上表面到第二绝缘层2b的上表面具有第二绝缘膜6b，由此，能够降低电子元件安装用基板1的第一布线5a或/以及第二布线5b向基板2的侧面露出的情况。换言之，第二绝缘膜6b覆盖第一布线5a或/以及第二布线5b的外缘侧的端子，从而在层叠各绝缘层的工序中，即使在层叠时使用的层叠液超过渗透到绝缘层的极限量而包含于第一布线5a或/以及第二布线5b、继而在层叠时延伸的情况下，第二绝缘膜6b也能够降低第一布线5a或/以及第二布线5b扩展的情况。因而，能够降低电子元件安装用基板1的第一布线5a或/以及第二布线5b向基板2的侧面露出。由此，能够降低如下可能性，即，由于第一布线5a或/以及第二布线5b向基板2的侧面露出，从而产生预料不到的与其它部件的短路或露出的第一金属层5(第一布线5a或/以及第二布线5b)的表面的劣化发展到内部，产生电子装置21的误工作。
此外，第二绝缘膜6b的外侧的端部可以在俯视下设置在与第二绝缘层2b的外缘重叠的位置，也可以设置得比第二绝缘层2b的外缘靠内侧。第二绝缘膜6b的外侧的端部在俯视下设置在与第二绝缘层2b的外缘重叠的位置，从而例如能够降低绝缘层间的分层。此外，通过将第二绝缘膜6b的外侧的端部设置得比第二绝缘层2b的外缘靠内侧，从而能够降低如下可能性，即，第二绝缘层2b露出在侧面，基板2的外形尺寸由于第二绝缘层6b的厚度而改变，不能设置壳体32等。
在图13所示的例子中，电子元件安装用基板1在多个层设置有第一布线5a、第二布线5b、第一绝缘膜6a以及第二绝缘膜6b。此外，第一布线5a与第二布线5b的间隙在俯视下偏移地设置。一般来说，关于具有多个层的绝缘层以及内部布线的基板2，若间隙在俯视下重叠，则存在基板2的表面变形的情况或由于间隙而在基板2的内部产生空间的情况。相对于此，通过像图13所示的例子那样使第一绝缘层6a以及间隙位于在俯视下不重叠的位置，从而能够降低上述的基板2的表面变形的情况或由于间隙而在基板2的内部产生空间的情况。特别是，在与电子元件10的安装区域重叠的位置处，在填埋了间隙的情况下，安装区域不易变形，因此电子元件10向基板2的安装稳定性提高。
像图13所示的例子那样的电子元件安装用基板1的制造方法除了第一实施方式记载的工序的设置第一绝缘膜6a的工序以外，还具备如下工序，即，第一布线膏45a或/以及第二布线膏45b在第二绝缘片42b的外缘之间从第一布线膏45a的上表面或/以及第二布线膏45b的上表面到第二绝缘片42b的上表面用第二绝缘膏46b进行覆盖。通过得到这样的工序，从而能够制作像图13所示的例子那样的电子元件安装用基板1，此外，由此能够降低电子元件安装用基板1的第一布线5a或/以及第二布线5b向基板2的侧面露出的情况。由此，能够降低如下可能性，即，由于第一布线5a或/以及第二布线5b向基板2的侧面露出，从而产生预料不到的与其它部件的短路或劣化发展到内部布线，产生电子装置21的误工作。
成为第二绝缘膜6b的第二绝缘膏46b能够通过与第一实施方式记载的成为第一绝缘膜6a的第一绝缘膏46a同样的方法(例如，丝网印刷法等)进行设置。此外，构成第二绝缘膜6b的材料由与第一绝缘膜6a类似的材料构成。此外，第一绝缘膜6a和第二绝缘膜6b可以由不同的材料设置，也可以由同种材料设置。在第一绝缘膜6a和第二绝缘膜6b由不同的材料设置时，能够适当地变更第一绝缘膜6a和第二绝缘膜6b的物性，或分别适当地变更第一绝缘膏46a和第二绝缘膏46b的粘度等，因此能够适当地选择最适合各自的效果的材料。此外，在第一绝缘膜6a和第二绝缘膜6b由同种材料设置时，能够将使用于涂敷第一绝缘膜6a和第二绝缘膜6b的工序的制版做成为一片，进而能够一次完成涂敷的工序。
成为第一绝缘膜6a的第一绝缘膏46a和成为第二绝缘膜6b的第二绝缘膏46b可以在同一工序中涂敷，也可以在单独的工序中涂敷。通过在同一工序中涂敷第一绝缘膏46a和第二绝缘膏46b，从而能够最小限度地抑制第一绝缘膏46a和第二绝缘膏46b的位置偏移。此外，通过在单独的工序中涂敷第一绝缘膏46a和第二绝缘膏46b，从而能够使第一绝缘膏46a与第二绝缘膏46b的厚度不同，能够设为更加符合各自的效果的厚度，能够提高本发明中的效果。
(第六实施方式)
接着，参照图14～图16对基于本发明的第六实施方式的电子元件安装用基板1进行说明。另外，图14示出本实施方式中的电子元件安装用基板1以及电子装置的形状，图15是将图14的内部的主要部分A进行放大示出的概要图，图16示出表示本实施方式的其它方式涉及的主要部分A的放大图及其剖视图的概要图。另外，主要部分A用双点划线示出。在本实施方式中的电子元件安装用基板1中，与第一实施方式的电子元件安装用基板1的不同点在于：基板2具有贯通孔(电子元件10的安装方法不同)；以及基板2在侧面的一部分具有缺口7以及金属化层7a。
在图14所示的例子中，电子元件安装用基板1在俯视下与电子元件10重叠的位置具有贯通孔。此外，安装在电子装置21的电子元件10设置为在俯视下位于设置于基板2的贯通孔之中。通过这样的结构，例如，在电子元件10为摄像元件的情况下，能够进一步将电子模块31低高度化。此外，电子元件安装用基板1在表面具有电子部件22，在图14所示的例子的构造中，能够安装更多的电子部件22，因此能够进行电子装置的进一步的小型化。
电子部件22例如是芯片电容器、电感器、电阻等无源部件、或OIS(Optical ImageStabilization，光学稳像)、信号处理电路、陀螺传感器等有源部件等。这些电子部件22通过焊料、导电性树脂等接合材料连接到设置于基板2的焊盘。另外，这些电子部件22也可以经由设置在基板2的内部布线等与电子元件10连接。
另外，在图14所示的例子那样的安装的情况下，电子元件10可以在通过金属凸块或焊料球等电子元件接合材料13与电子元件安装用基板1进行连接之后，用密封材料强化连接，进而进行密封。此外，例如也可以用ACF(Anisotropic Conductive Film，各向异性导电膜)等电子元件接合材料13进行连接。
在图14所示的例子中，电子元件安装用基板1从第一绝缘层2a的侧壁到第二绝缘层2b的侧壁具有缺口7，并在缺口7设置有金属化层7a。像这样，电子元件安装用基板1具有缺口7，并在缺口7具有金属化层7a，由此，能够将缺口7以及设置在缺口7的金属化层7a作为侧面端子来使用。因而，在使用了电子元件安装用基板1的电子模块31中，能够使壳体32与电子元件安装用基板1电连接。
此外，通过在电子元件安装用基板1具有缺口7，从而能够将壳体32的脚部等嵌入到缺口7。此外，通过在缺口7设置金属化层7a，从而能够通过焊料等金属材料对壳体32和电子元件安装用基板1进行固定，能够进一步提高连接强度。此外，缺口7或/以及金属化层7a还可以设置在其它绝缘层2f，设置在第一绝缘层2a、第二绝缘层2b或/以及其它绝缘层2f的缺口7的大小可以在各个层中不同。
金属化层7a可以由与第一布线5a或第二布线5b类似的材料构成。在此，金属化层7a和第一布线5a或/以及第二布线5b可以由相同的材料构成，也可以由不同的材料构成。通过金属化层7a与第一布线5a或/以及第二布线5b由相同的材料构成，从而能够使物性以及特性相等，因此能够使制造时的规格一致。此外，在金属化层7a与第一布线5a或/以及第二布线5b由不同的材料构成时，能够使物性以及特性不相等，因此能够适当地选择具有更容易制造的规格的材料。特别是，金属化层7a因为设置在侧面的规格，还能够通过使金属化层7a与第一布线5a或/以及第二布线5b的材料不同，从而选择粘度高的材料等。
此外，像图14所示的例子那样，电子元件安装用基板1的第一布线5a或/以及第二布线5b位于第二绝缘层2b的外缘侧的端部延伸至缺口7，位于缺口7的第一布线5a或/以及所述第二布线5b的端部的上表面被第三绝缘膜6c所覆盖。通过设为这样的结构，从而能够降低电子元件安装用基板1的位于缺口7的第一布线5a或/以及第二布线5b向缺口7的侧面露出的情况。换言之，通过第三绝缘膜6c覆盖第一布线5a或/以及第二布线5b的外缘侧的端子，从而在层叠各绝缘层的工序中，即使在层叠时使用的层叠液超过渗透到绝缘层的极限量而包含于第一布线5a或/以及第二布线5b而使其在层叠时延伸的情况下，第三绝缘膜6c也能够降低第一布线5a或/以及第二布线5b扩展的情况。
因而，能够降低电子元件安装用基板1的第一布线5a或/以及第二布线5b向缺口7的侧面露出的情况。由此，能够降低如下情况，即，由于第一布线5a或/以及第二布线5b向缺口7的侧面露出，从而产生预料不到的与该壳体32的短路，或由于露出的第一布线5a或/以及第二布线5b，缺口7的直径改变而不能嵌入壳体32的脚部。
此外，第一布线5a或/以及第二布线5b的端部可以与设置在缺口7的金属化膜7a电连接。此外，此时，也可以在与金属化膜7a电连接的第一布线5a或第二布线5b与第二布线5b或第一布线5a之间具有第三绝缘膜6c。由此，能够降低与金属化层7a电连接的第一布线5a或第二布线5b与设置在其它位置的第二布线5b或第一布线5a之间的不必要的短路。
换言之，通过设置第三绝缘膜6c，使得填埋与金属化层7a电连接的第一布线5a或第二布线5b与设置在其它位置的第二布线5b或第一布线5a的间隙，从而在层叠各绝缘层的工序中，能够抑制如下情况，该情况是，层叠时使用的层叠液超过渗透到绝缘层的极限量而包含于与金属化层7a电连接的第一布线5a或第二布线5b和设置在其它位置的第二布线5b或第一布线5a而使其在层叠时延伸的情况下，各个第一布线5a或/以及第二布线5b扩展。
因而，能够降低电子元件安装用基板1的与金属化层7a电连接的第一布线5a或第二布线5b与设置在其它位置的第二布线5b或第一布线5a之间的不必要的短路。此外，与上述同样地，能够降低如下情况，即，由于第一布线5a或/以及第二布线5b向缺口7的侧面露出，从而产生预料不到的与该壳体32的短路，或由于露出的第一布线5a或/以及第二布线5b，缺口7的直径改变而不能嵌入壳体32的脚部。
在图15以及图16所示的例子中，示出表示第六实施方式的主要部分A的放大图及其剖视图的概要图。在本实施方式中，第三绝缘膜6c的外缘可以在俯视下像图15所示的例子那样位于比缺口7的外缘靠内侧的位置，也可以像图16所示的例子那样重叠。通过第三绝缘膜6c的外缘在俯视下像图15所示的例子那样位于比缺口7的外缘靠内侧的位置，从而能够降低由于第三绝缘膜6c的厚度而使缺口7的直径改变而不能嵌入壳体32的脚部的情况。此外，通过像图16所示的例子那样使第三绝缘膜6c的外缘与缺口7的外缘重叠，从而能够增大与金属化层7a电连接的第一布线5a或第二布线5b与第三绝缘层6a的重叠的区域，能够进一步降低与设置在其它位置的第二布线5b或第一布线5a的短路的产生。
此外，像图16(b)所示的例子那样，可以在第三绝缘膜6c的外缘在俯视下与缺口7的外缘重叠时，第三绝缘膜6c覆盖缺口7的侧面，进而金属化层7a覆盖其外侧。通过这样的结构，能够用第三绝缘膜6a和金属化层7a压住与金属化层7a电连接的第一布线5a或第二布线5b，能够提高与金属化层7a电连接的第一布线5a或第二布线5b与基板2的接合强度。因而，能够提高电子元件安装用基板1的可靠性。
此外，像图16(b)所示的例子那样，在第一布线5a和第二布线5b设置在多个绝缘层间时，也可以具有设置在缺口7的金属化层7a与第一布线5a或第二布线5b未电连接的层间。此时，可以从第一布线5a或第二布线5b的缺口7侧的端部到缺口7具有第三绝缘膜6c。此外，此时第三绝缘膜6c可以覆盖缺口7的侧壁，也可以不覆盖。在这样的结构中，也能够降低电子元件安装用基板1的第一布线5a或第二布线5b向缺口7的侧面露出的情况。由此，能够降低如下情况，该情况是，由于第一布线5a或第二布线5b向缺口7的侧面露出，从而产生预料不到的与该壳体32的短路，或由于露出的第一布线5a或第二布线5b，缺口7的直径改变而不能嵌入壳体32的脚部。
像图14以及图15所示的例子那样的电子元件安装用基板1的制造方法除了第一实施方式记载的工序以外，还具有：将第一布线膏45a或第二布线膏45b设置到第二绝缘片42b的侧壁的工序；以及用第三绝缘膏46c从向缺口7侧延伸的第一布线膏45a或第二布线膏45b的上表面覆盖到设置在其它位置的第一布线5a或第二布线5b的上表面的工序。此外，还可以具备用金属化膜7a覆盖缺口7的侧面的工序。通过得到这样的工序，能够制作像图14～图16所示的例子那样的电子元件安装用基板1。此外，通过该结构，能够降低电子元件安装用基板1的向缺口7侧延伸的第一布线5a(第一布线膏45a)或第二布线5b(第二布线膏45b)与设置在其它位置的第二布线5b或第一布线5a短路的情况。
作为用金属化膜7a覆盖缺口7的侧面的工序，例如可举出如下方法等，即，使用丝网印刷法等，使用制作成印刷位于比缺口7的侧面靠内侧的位置的制版，从缺口7的上表面涂敷成为金属化膜7a的金属膏。
像图16所示的例子那样的电子元件安装用基板1的制造方法除了第一实施方式记载的工序以外，还可以具备：将第一布线膏45a或第二布线膏45b设置到第二绝缘片42b的侧壁的工序；以及在第一布线膏45a或第二布线膏45b的第二绝缘片42的侧壁侧，用第三绝缘膏46c进行覆盖的工序。另外，此时，也可以与图14～图15的制造方法同样地，具备用金属化膜7a覆盖缺口7的侧面、第一布线膏45a或第二布线膏45b、以及第三绝缘膏46c的工序。
通过得到这样的工序，从而能够制作像图16所示的例子那样的电子元件安装用基板1。此外，由此能够达到本发明的效果，并且能够用第三绝缘膜6c和金属化层7a压住与金属化层7a电连接的第一布线5a或第二布线5b。由此，能够提高与金属化层7a电连接的第一布线5a或第二布线5b与基板2的接合强度。因而，能够提高电子元件安装用基板1的可靠性。
(第七实施方式)
参照图17～图19对本发明的第七实施方式中的电子模块31、电子装置21、以及电子元件安装用基板1进行说明。本实施方式中的电子装置21具备电子元件安装用基板1和电子元件10。另外，在本实施方式中，在图17以及图19中示出了电子装置21，在图18中示出了电子模块31。
电子元件安装用基板1具备：第一绝缘层2a；设置在第一绝缘层2a的下表面的第一金属层5；以及设置在第一金属层5的下表面的第二绝缘层2b。在电子元件安装用基板1中，在第一绝缘层2a的上方或第二绝缘层2b的下方设置有多个电极3，并且具有安装电子元件10的安装区域4，该电子元件与电极3电连接并位于被电极3夹着的位置。第一金属层5具有：在剖视下与安装区域4平行地设置的第一部8a；以及位于比位于第一金属层5的两端的第一部8a靠上方或下方的位置的第二部8b。第一金属层5具有位于第一部8a与第二部8b之间的第一倾斜部8c。
电子元件安装用基板1具备：第一绝缘层2a；设置在第一绝缘层2a的下表面的第一金属层5；以及设置在第一金属层5的下表面的第二绝缘层2b。另外，在此，电子元件安装用基板1也可以除第一绝缘层2a和第二绝缘层2b以外具有多个其它绝缘层2f。在此，方便起见，将由第一绝缘层2a、第二绝缘层2b以及其它绝缘层2f构成的物体称为基板2。基板2是由前述的多个绝缘层(第一绝缘层2a、第二绝缘层2b、其它绝缘层2f)构成的绝缘基板。另外，基板2有时还包括第三绝缘层2c。
关于构成基板2的绝缘层的材料，例如使用电绝缘性陶瓷。作为用作形成基板2的绝缘层的材料的电绝缘性陶瓷，例如是氧化铝质烧结体、多铝红柱石质烧结体、碳化硅质烧结体、氮化铝质烧结体、氮化硅质烧结体或玻璃陶瓷烧结体等。
形成基板2的绝缘层可以在上下层叠多个由前述的材料构成的绝缘层而形成。例如，第一绝缘层2a可以位于基板2的最上层，并可以如图17～图19所示地在第一绝缘层2a的上表面具有多个其它绝缘层2f。此外，例如，第二绝缘层2b可以位于基板2的最下层，并可以如图17～图19所示地在第二绝缘层2b的下表面具有多个其它绝缘层2f。
形成基板2的绝缘层可以如图17所示地由6层绝缘层形成，也可以由2层～5层或7层以上的绝缘层形成。在绝缘层为2层～5层的情况下，能够谋求电子元件安装用基板1的薄型化。此外，在绝缘层为7层以上的情况下，能够提高电子元件安装用基板1的刚性。此外，像图17～图19所示的例子那样，可以在基板2设置开口部，并在使设置的开口部的大小不同的上表面形成台阶部，也可以在台阶部设置后述的电极3。此外，基板2可以是平板状。
关于基板2，例如一条边的大小为0.3mm～10cm程度，在俯视下基板2为矩形时，可以是正方形，也可以是长方形。此外，例如基板2的厚度为0.2mm以上。
电子元件安装用基板1在第一绝缘层2a与第二绝缘层2b之间具有第一金属层5。在基板2由电绝缘性陶瓷构成的情况下，第一金属层5由钨(W)、钼(Mo)、锰(Mn)、银(Ag)或铜(Cu)或含有从它们之中选择的至少一种以上的金属材料的合金等构成。第一金属层5可以设置为在俯视下覆盖第一绝缘层2a，也可以仅设置在一部分。
在电子元件安装用基板1的第一绝缘层2a的上方或第二绝缘层2b的下方设置有多个电极3，并且具有安装电子元件10的安装区域4，该电子元件与电极3电连接并位于被电极3夹着的位置。多个电极3是将电子元件10和基板2电连接的电连接用的电极。多个电极3只要设置至少两个以上即可。此外，在此将由该多个电极3的内侧端部包围的部分作为安装电子元件10的安装区域4。所谓电极3的内侧端部，是指连接对电极3和电子元件10进行连接的电子元件接合材料13的区域的内侧端部，也可以延伸有与比其更向内侧导通的布线。另外，安装区域4可以设置在基板2的中心部附近，也可以设置在从基板2的中心部偏心的位置。另外，安装区域4在俯视下可以大于电子元件10的外缘，也可以小于电子元件10的外缘。
基板2除了电极3以外还可以在基板2的上表面、侧面或下表面设置有外部电路连接用的外部电路连接用电极。外部电路连接用电极是将基板2和外部电路基板、或电子装置21和外部电路基板电连接的电极。
进而，在基板2的内部，除了电极3以及第一金属层5以外，还可以设置有形成在绝缘层间的内部布线以及在上下连接内部布线彼此的贯通导体。这些内部布线或贯通导体也可以露出在基板2的表面。通过该内部布线或贯通导体，外部电路连接用电极、电极3以及第一金属层5可以分别电连接。
电极3、外部电路连接用电极、内部布线以及贯通导体由钨(W)、钼(Mo)、锰(Mn)、银(Ag)或铜(Cu)或含有从它们之中选择的至少一种以上的金属材料的合金等构成。也可以在电极3、外部电路连接用电极、内部布线以及贯通导体的露出表面设置镀层。根据该结构，能够保护电极3、外部电路连接用电极、内部布线以及贯通导体的露出表面而抑制氧化。此外，根据该结构，能够经由引线接合等电子元件接合材料13将电极3和电子元件10良好地电连接。关于镀层，例如可以被覆厚度为0.5μm～10μm的Ni镀层，或依次被覆该Ni镀层以及厚度为0.5μm～3μm的金(Au)镀层。
电子元件安装用基板1的第一金属层5具有：在剖视下与安装区域4平行地设置的第一部8a；以及位于比位于第一金属层5的两端的第一部8a靠上方或下方的位置的第二部8b。第一金属层5具有位于第一部8a与第二部8b之间的第一倾斜部8c。在此，在剖视下与安装区域4平行是指，只要在基板2的外缘的内部，第一部8a的延长线与安装区域4的假想平面的延长线不相接的程度即可，也可以由于工序误差等而稍微带有角度。另外，所谓假想平面，是指通过多个电极3的内侧端部的Z轴方向上的高度位置的最小二乘法求出的平面。
近年来，安装到信息设备或通信设备的各电子部件或电子装置彼此之间的距离具有变小的倾向。安装了电子部件、电子装置或电子元件的电子元件安装用基板有时会由于电子部件或电子元件工作而释放无用的电磁波噪声，此外，有时来自外部的无用的电磁波噪声也会从外部传播到电子装置其本身。这样的电磁波噪声会对电子装置、电子部件的电路造成影响，有可能引起误工作。
相对于此，本发明的实施方式涉及的电子元件安装用基板1是如上所述的结构，特别是，通过具有第一倾斜部8c和位于比第一部8a靠下方或上方的位置的第二部8b，从而能够使第二部8b和第一倾斜部8c具有屏蔽的作用，其中，第一倾斜部8c具有基板2的Z轴方向分量。因而，能够有效地抑制在基板2的第一金属层5的附近产生的电磁波噪声，能够降低从电子元件安装用基板1泄漏的电磁波噪声的量。因而，能够降低由于从电子元件安装用基板1泄漏的电磁波噪声而造成的周围的电子装置或电子部件的误工作。特别是，近年来，由于电子元件安装用基板1的薄型化，各绝缘层变薄。因此，通过使第一金属层5倾斜，也能够得到充分的Z轴方向的大小，能够进一步提高屏蔽的效果。
此外，即使在电子元件安装用基板1的外部产生的电磁波噪声传播到基板2，也由于具有第一倾斜部8c和位于比第一部8a靠下方或上方的位置的第二部8b，从而能够有效地抑制从外部传播过来的电磁波噪声，其中，第一倾斜部8c具有基板2的Z轴方向分量。因而，能够降低传播到基板2的由第一金属层5包围的地方的电磁波噪声的影响。
第一金属层5可以不与信号电连接，也可以与接地电位电连接。通过第一金属层5与接地电位电连接，从而能够进一步提高第一金属层5的屏蔽的效果，能够更有效地降低电磁波噪声的影响。
第一金属层5的第一部8a只要与安装区域4平行，则位于第一绝缘层2a与第二绝缘层2b之间的哪里都没有关系。例如，可以像图17～19所示的例子那样在剖视下设置在基板2的整体，也可以仅设置在一部分。另外，第一部8a的大小没有关系，例如，只要剖视下的x轴方向上的长度为150μm程度以上即可。
第一金属层5的第二部8b设置在第一金属层5的两端，但是也可以设置在除此以外的场所。即，换言之，第一金属层5的第二部8b在剖视下还可以进一步设置在第一金属层5的中央附近。关于第二部8b，例如，只要剖视下的x轴方向上的长度为30μm以上即可。
第一金属层5的第一倾斜部8c只要作为Z轴方向上的长度而具有第一绝缘层2a或第二绝缘层2b的厚度的10％～40％程度的大小即可。即，在第一绝缘层2a或第二绝缘层2b的厚度为35μm时，第一倾斜部8c的Z轴方向上的长度为3.5μm～14μm程度。由此，能够使第一倾斜部8c的Z轴方向分量变得充分，能够进一步提高屏蔽的效果。另外，Z轴方向上的长度越大，越能够进一步提高屏蔽的效果。
第一金属层5可以在俯视下设置在与MIPI(Mobile Industry ProcessorInterface)布线或信号布线等容易成为电磁波噪声的天线的、或抗噪声分量能力弱的布线重叠的位置。通过配置在与第一金属层5在俯视下重叠的位置，从而尤其能够提高屏蔽效果。因而，能够对容易成为电磁波噪声的天线的、或抗噪声分量能力弱的布线提高屏蔽效果。
第一金属层5的第二部8b和第一倾斜部8c可以仅设置在第一部8a的外缘的一部分，但是也可以设置在第一部8a的全周。通过第一金属层5的第二部8b和第一倾斜部8c设置在第一部8a的全周，从而能够进一步提高由电磁感应造成的电磁波噪声的屏蔽效果。
在图18示出本实施方式的变形例。在图18所示的例子中，在第二绝缘层2b的下表面设置有第二金属层9，并且在第二金属层9的下表面设置有第三绝缘层2c，在剖视下，第二金属层9具有：与安装区域4平行地设置的第三部8d；位于比第三部8d靠下方的位置的第四部8e；以及位于第三部8d与第四部8e之间的第二倾斜部8f。像这样，通过将第一金属层5和第二金属层9设置为在俯视下重叠，从而能够模拟地增大屏蔽的壁。因而，能够进一步抑制电磁波噪声的泄漏，并且能够进一步抑制来自外部的电磁波噪声的传播。因而，能够降低电磁波噪声的影响。
在图18所示的例子中，第一金属层5的第二部8b与第二金属层9的第四部8e重叠。由此，能够确保第一金属层5的第二部8b与第二金属层9的第四部8e的绝缘缝隙。因而，能够降低由于第一金属层5的第二部8b与第二金属层9的第四部8e之间的干扰而产生电磁波噪声的情况。虽然在图18所示的例子中，第一金属层5与第二金属层9位于完全重叠的位置，但是也可以在剖视下偏移地配置。
在图19所示的例子中，第一金属层5的第一部8a与第二金属层9的第四部8e在俯视下重叠。由此，能够进行第一金属层5的第一部8a与第二金属层9的第四部8e之间的距离的调整。因而，能够在达到本发明的效果的同时，在第一金属层5的第一部8a和第二金属层9的第四部8e设置了不同的布线等时进行阻抗的调整。
在图19所示的例子中，第一金属层5的第二部8b与第二金属层9的第三部8d在俯视下重叠。由此，能够在纵剖视下减小第一金属层5的第二部8b与第二金属层9的第三部8d的距离。因而，能够进一步减小电磁波噪声的入口或出口，能够提高屏蔽的效果并降低电磁波噪声影响到由第一部8a和第四部8e包围的区域的情况。因而，能够在基板2的由第一金属层5和第二金属层9包围的区域中降低：从外部传播的电磁波噪声的影响；电磁波噪声向外部的泄漏的影响；以及来自第一布线5a与第二布线5b之间或第三布线9a与第四布线9b之间的电磁噪声的影响。
虽然在图18～图19所示的例子中，第一金属层5和第二金属层9位于完全重叠的位置，但是也可以在剖视下偏移地配置。
在基板2由电绝缘性陶瓷构成的情况下，第二金属层9由钨(W)、钼(Mo)、锰(Mn)、银(Ag)或铜(Cu)或含有从它们之中选择的至少一种以上的金属材料的合金等构成。另外，在此，第一金属层5和第二金属层9可以由相同的材料构成，也可以由不同的材料构成。
第二金属层9可以是接地电位，也可以是不与信号电连接的或其它电位。通过第二金属层9与接地电位电连接，从而能够进一步提高第二金属层9的屏蔽的效果，能够更有效地降低电磁波噪声的影响。
在第一金属层5与第二金属层9具有相同的电位时，第一金属层5与第二金属层9也可以使用贯通导体电导通。由此，例如，通过第一金属层5、第二金属层9以及使这两者导通的贯通导体来包围与MIPI布线或信号布线等容易成为电磁波噪声的天线的、或抗噪声分量能力弱的布线电连接的贯通导体，从而能够进一步提高屏蔽效果。因而，能够降低电磁波噪声影响到与容易成为电磁波噪声的天线的、或抗噪声分量能力弱的布线电连接的贯通导体的情况。另外，此时，关于使第一金属层5与第二金属层9导通的贯通导体，通过将成为屏蔽的对象的贯通导体的周围尽可能连续地设置，从而能够进一步提高屏蔽的效果。
第二金属层9的第三部8d只要与安装区域4平行，位于第二绝缘层2b与第三绝缘层2c之间的哪里都没有关系。例如，可以像图18～图19所示的例子那样在剖视下设置在基板2的整体，也可以仅设置在一部分。另外，第三部8d的大小没有关系，例如，只要剖视下的x轴方向上的长度为150μm程度以上即可。
虽然第二金属层9的第四部8e设置在第二金属层9的两端，但是也可以还设置在除此以外的场所。即，换言之，第二金属层9的第四部8e还可以在剖视下进一步设置在第二金属层9的中央附近。关于第四部8e，例如，只要剖视下的x轴方向上的长度为30μm以上即可。
第二金属层9的第二倾斜部8f只要作为Z轴方向上的长度而具有第二绝缘层2b或第三绝缘层2c的厚度的10％～40％程度的大小即可。即，在第二绝缘层2b或第三绝缘层2c的厚度为35μm时，第一倾斜部8c的Z轴方向上的长度为3.5μm～14μm程度。由此，能够充分地得到第一倾斜部8c的Z轴方向分量，能够进一步提高屏蔽的效果。另外，Z轴方向上的长度越大，越能够进一步提高屏蔽的效果。
<电子装置的结构>
在图17、图19示出电子装置21的例子。电子装置21具备电子元件安装用基板1和安装到电子元件安装用基板1的安装区域4并且与电极3电连接的电子元件10。
电子装置21具有电子元件安装用基板1和安装到电子元件安装用基板1的安装区域4的电子元件10。电子元件10例如是CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)、CCD(Charge Coupled Device，电荷耦合器件)等摄像元件、或LED(Light Emitting Diode)等发光元件、或LSI(Large Scale Integrated)等集成电路等。另外，电子元件10也可以经由粘接材料配置在基板2的上表面。该粘接材料例如可使用银环氧或热固化性树脂等。
电子元件10与电子元件安装用基板1通过电子元件接合材料13进行电连接。关于电子元件接合材料13，例如在图17～图19所示的例子中是引线接合等。此外，关于电子元件接合材料13，存在使用金属凸块、焊料球、各向异性导电性树脂(ACF)等的情况。
电子装置21也可以具有盖体12，盖体12覆盖电子元件10，并且与电子元件安装用基板1的上表面接合。在此，电子元件安装用基板1也可以在上表面设置框状体，框状体设置为支承盖体12并包围电子元件10，也可以不设置框状体。此外，框状体可以由与基板2相同的材料构成，也可以由不同的材料构成。
在框状体和基板2由相同的材料构成的情况下，框状体和基板2也可以像图17、图19所示的例子那样在绝缘层设置开口部等而形成为与最上层的绝缘层一体化。此外，也可以单独设置并通过钎料等分别进行接合。
此外，作为框状体与基板2由不同的材料构成的例子，存在如下情况，即，框状体由与对盖体12和基板2进行接合的盖体接合材料14相同的材料构成。此时，通过将盖体接合材料14设置得厚，从而能够一并具有粘接的效果和作为框状体(支承盖体12的构件)的效果。此时的盖体接合材料14例如可举出热固化性树脂或低熔点玻璃或由金属成分构成的钎料等。此外，还存在框状体与盖体12由相同的材料构成的情况，此时框状体和盖体12也可以构成为同一个体。
例如，在电子元件10为CMOS、CCD等摄像元件、或LED等发光元件的情况下，盖体12可使用玻璃材料等透明度高的构件。此外，例如，在电子元件10为集成电路等时，盖体12也可以使用金属制材料或有机材料。
盖体12经由盖体接合材料14与电子元件安装用基板1接合。作为构成盖体接合材料14的材料，例如有热固化性树脂或低熔点玻璃或由金属成分构成的钎料等。另外，此时，通过作为盖体接合材料14而使用由金属成分构成的接合材料或具有导电性的树脂，从而能够降低来自电子装置21的电磁波噪声的泄漏以及来自外部的电磁波噪声的传播。
通过电子装置21具有如图17、图19所示的电子元件安装用基板1，从而能够降低来自电子装置21的电磁波噪声的泄漏以及来自外部的电磁波噪声的传播。其结果是，能够降低起因于电磁波噪声的周围或电子装置21的误工作。
<电子模块的结构>
在图18示出使用了电子元件安装用基板1的电子模块31的一个例子。电子模块31具有电子装置21和设置在电子装置21的基板2的上表面的壳体32。另外，以下，在图18所示的例子中，为了进行说明，以摄像模块为例进行说明。
在图18所示的例子中，电子模块31具有壳体32(透镜固定器)。通过具有壳体32，能够进一步提高气密性或降低来自外部的应力直接施加于电子装置21的情况。壳体32例如由树脂或金属材料等构成。此外，在壳体32为透镜固定器时，壳体32可以组合有一个以上的由树脂、液体、玻璃或水晶等构成的透镜。此外，壳体32也可以附有进行上下左右的驱动的驱动装置等，并与基板2电连接。
另外，壳体32可以在俯视下在4个方向中的至少一条边设置有开口部。而且，可以从壳体32的开口部插入外部电路基板而与基板2电连接。此外，壳体32的开口部可以在外部电路基板与基板2电连接之后用树脂等密封材料等将开口部的间隙封闭而使电子模块31的内部气密。
<电子元件安装用基板以及电子装置的制造方法>
接着，对本实施方式的电子元件安装用基板1以及电子装置21的制造方法的一个例子进行说明。另外，以下所示的制造方法的一个例子是作为基板2而使用了多连布线基板的制造方法。
(1)首先，形成构成基板2的陶瓷生片。作为构成基板2的陶瓷生片，是成为第一绝缘层的第一绝缘片42a、成为第二绝缘层的第二绝缘片42b、成为其它绝缘层的其它绝缘片42f。另外，如果需要，则还准备成为第三绝缘层的第三绝缘片42c。作为各绝缘片，例如，在得到作为氧化铝(Al2O3)质烧结体的基板2的情况下，在Al2O3的粉末中作为烧结助剂而添加二氧化硅(SiO2)、氧化镁(MgO)或氧化钙(CaO)等的粉末，进而添加适当的粘合剂、溶剂以及增塑剂，接着将它们的混合物混匀而成为浆状。此后，通过刮刀法或压延辊法等成型方法得到多连用的陶瓷生片。
(2)通过丝网印刷法等在通过上述(1)的工序得到的绝缘片的成为电极3、外部电路连接用电极、内部布线以及贯通导体的部分涂敷或填充内部布线膏。另外，此时在配置第一金属层5的地方涂敷内部布线膏45。该内部布线膏45可通过如下方式制作，即，在由前述的金属材料构成的金属粉末中添加适当的溶剂以及粘合剂并混匀，从而调整为适当的粘度。另外，为了提高与基板2的接合强度，内部布线膏也可以包含玻璃或陶瓷。
在该工序中，通过在成为第一金属层5的内部布线膏45的成为第二部8b的位置涂敷第一绝缘膏46a，从而能够得到后面的工序而形成第二部8b以及第一倾斜部8c。另外，此时，第一绝缘膏46a的厚度可以涂敷为成为与想要设置的第一倾斜部8c的Z方向上的大小相同程度的厚度。另外，第一绝缘膏46a也能够用配置成型为相应的大小/厚度的绝缘片来代替。
(3)接着，通过模具等对前述的绝缘片进行加工。也可以在成为基板2的生片的中央部形成开口部。
(4)层叠成为各绝缘层的绝缘片并进行加压。由此，制作成为基板2的绝缘片层叠体。在该工序中，能够在金属膏45形成成为第二部8b和第一倾斜部8c的形状。
(5)在大约1500℃～1800℃的温度对该绝缘片层叠体进行烧成，得到排列了多个基板2的多连布线基板。另外，通过该工序，前述的金属膏与成为基板2的绝缘片同时被烧成，成为电极3、外部电路连接用电极、内部布线以及贯通导体。此外，通过该工序，形成了第二部8b和第一倾斜部8c的内部布线膏45被烧成，能够成为第一金属层5。
(6)接着，将烧成得到的多连布线基板分断为多个基板2。在该分断中，能够使用如下方法等，即，沿着成为基板2的外缘的地方在多连布线基板形成分割槽，并沿着该分割槽使其断裂而进行分割的方法，或者通过切片法等沿着成为基板2的外缘的地方进行切断。另外，分割槽能够在烧成后利用切片装置切入比多连布线基板的厚度小的厚度而形成，但是也可以通过将切割刀压抵于多连布线基板用的绝缘片层叠体或者利用切片装置切入比绝缘片层叠体的厚度小的厚度而形成。
(7)接着，在基板2安装电子元件10。电子元件10通过引线接合等而与基板2电接合。此外，此时也可以在电子元件10或基板2设置粘接材料等而固定到基板2。此外，在将电子元件10安装到基板2之后，也可以通过盖体接合材料14来接合盖体12。
通过像以上(1)～(7)的工序那样组装基板2并安装电子元件10，从而能够制作电子装置21。另外，上述(1)～(7)的工序顺序未被指定。
另外，除了在上述例示的制造方法以外，还有制作第二部8b以及第一倾斜部8c的方法。例如，通过用模具等在第一绝缘片42a或第二绝缘片42b进行按压而设置凹陷，并包含该凹陷在内印刷或涂敷金属膏45，也能够制作第二部8b以及第一倾斜部8c。此外，例如，通过在第一绝缘片42a或第二绝缘片42b涂敷金属膏45之后用模具等进行按压，也能够制作第二部8b以及第一倾斜部8c。
(第八实施方式)
接着，参照图20对基于本发明的第八实施方式的电子元件安装用基板1进行说明。在本实施方式中的电子元件安装用基板1中，与第一实施方式以及第七实施方式的电子元件安装用基板1的不同点在于，在基板2具有从上表面贯通至下表面的开口部。
在图20所示的例子中，电子元件安装用基板1的第一绝缘层2a、第二绝缘层2b、第三绝缘层2c以及其它绝缘层2f在与安装区域在俯视下重叠的位置具有从上表面贯通至下表面的贯通孔。这样的电子元件安装用基板1例如在电子元件10为CMOS、CCD时等被使用，电子元件10经由设置在基板2的下表面侧的电极3和金属凸块等电子元件接合材料13进行安装，使得在俯视下与贯通孔重叠。在这样的结构的基板2中，设置在第一绝缘层2a与第二绝缘层2b之间的第一金属层5可以至少在基板2的外缘部分具有第二部8b。换言之，例如，只要在设置为包围贯通孔的第一金属层5的两端(即，外缘部分)具有第二部8b即可，在包围贯通孔的内缘部，既可以设置有第二部8b，也可以不设置第二部8b。通过这样的结构，能够使第二部8b和第一倾斜部8c具有屏蔽的作用。因而，能够有效地抑制在基板2的金属层5的附近产生的电磁波噪声，能够降低从电子元件安装用基板1泄漏的电磁波噪声的量。此外，即使在电子元件安装用基板1的外部产生的电磁波噪声传播到基板2，也能够有效地抑制从外部传播过来的电磁波噪声。因而，能够降低传播到基板2的由第一金属层5包围的地方的电磁波噪声的影响和电磁波噪声向外部的泄漏。
在基板2具有贯通孔时，第一金属层5也可以设置为将基板2的贯通孔包围半周～一周。由此，第二部8b以及第一倾斜部8c将基板2的外周包围半周～一周，能够进一步降低电磁波噪声的影响。
第一金属层5可以在包围贯通孔的内缘部具有第二部8b。由此，能够避免经由贯通孔从外部传播电磁波噪声，并且能够降低电磁波噪声泄漏并传播到电子元件10的情况。
第一金属层5可以设置在电极3的紧上方的层或紧下方的层。一般来说，对电子元件10和电子元件安装用基板1进行电连接的电极3以及电子元件接合材料13不被屏蔽件所被覆。相对于此，通过在电极3的紧上方的层或紧下方的层设置第一金属层5，从而对于电极3以及电子元件接合材料13，能够使其具有屏蔽的效果。因而，能够降低所传播的电磁波噪声对电极3以及电子元件接合材料13的影响。
像图20所示的例子那样，在基板2在外缘具有缺口7和从缺口7的上表面设置到侧面以及下表面的金属化层7a时，第一金属层5的第二部8b可以与金属化层7a电连接。由此，也能够使金属化层7a具有屏蔽的作用，从而能够降低所传播的电磁波噪声的影响和电磁波噪声向外部的泄漏。
像图20所示的例子那样，电子元件安装用基板1也可以在第一金属层5的下表面具有第二金属层9。由此，能够进一步提高对电磁波噪声的屏蔽效果。
作为制作这样的电子元件安装用基板1的方法，基本上与第一实施方式以及第七实施方式相同。在这些制造工序中，能够通过利用激光加工或模具加工来设置贯通基板2的贯通孔，从而进行制作。另外，此时，可以在设置贯通基板2的贯通孔之前设置第一金属层5，也可以在设置了贯通孔之后设置第一金属层5。
(第九实施方式)
接着，参照图21对基于本发明的第九实施方式的电子元件安装用基板1进行说明。在本实施方式中的电子元件安装用基板1中，与第一实施方式以及第七实施方式的电子元件安装用基板1的不同点在于，在第一金属层5设置有多个第二部8b。
在图21(a)所示的例子中，第一金属层5在两端设置了第二部8b以及第一倾斜部8c，进而在基板2的与安装区域4重叠的位置也设置有第二部8b以及第一倾斜部8c。通过这样的结构，通过在基板2的与安装区域4重叠的位置，在设置在两端的第二部8b之间进一步设置有第二部8b以及第一倾斜部8c，从而能够使其具有阻隔壁的作用。因而，在基板2的与安装区域4重叠的位置，使透过第二部8b的电磁波噪声衰减，能够降低最终从电子元件安装用基板1泄漏的电磁波噪声的量。另外，此时，也可以在第二部8b的上表面设置第一绝缘膜6a或第二绝缘膜6b。
在图21(b)所示的例子中，具有设置在第一布线5a与第二布线5b之间的第二部8b以及第一倾斜部8c，进而在其相反面，即，在基板2的外周部周边也具有第二部8b以及第一倾斜部8c。通过这样的结构，能够降低多个金属化部间的电磁波噪声的影响，并且能够降低电磁波噪声从电子元件安装用基板1泄漏的情况。此外，即使在电子元件安装用基板1的外部产生的电磁波噪声传播到基板2，也能够有效地抑制从外部传播过来的电磁波噪声。因而，在基板2的多个金属化部中由第一金属层5包围的地方，能够降低：来自相邻的金属化部的电磁噪声的影响；从外部传播的电磁波噪声的影响；以及电磁波噪声向外部的泄漏的影响。另外，此时，也可以从第二部8b的上表面到第二绝缘层2b的上表面设置有第一绝缘膜6a或第二绝缘膜6b。
作为制作这样的电子元件安装用基板1的方法，基本上与第一实施方式以及第七实施方式相同。在这些制造工序中，通过增加涂敷用于设置第二部8b的第一绝缘膏46a的地方，从而能够制作本实施方式中的电子元件安装用基板1。
(第十实施方式)
接着，参照图22对基于本发明的第十实施方式的电子元件安装用基板1进行说明。在本实施方式中的电子元件安装用基板1中，与第一实施方式以及第七实施方式的电子元件安装用基板1的不同点在于，在第二绝缘层2b与第三绝缘层2c之间设置有其它绝缘层2f，在其它绝缘层2f的上表面且在第一金属层5与第二金属层9之间设置有其它金属层15。
在图22(a)以及图22(b)所示的例子中，电子元件安装用基板1在纵剖视下在第二绝缘层2b与第三绝缘层2c之间设置有其它绝缘层2f，在其它绝缘层2f的上表面且在第一金属层5与第二金属层9之间设置有其它金属层15。由此，能够由第一金属层5和第二金属层9包围其它金属层15，能够降低电磁波噪声影响到其它金属层15的情况。
在图22(a)所示的例子中，第一金属层5和第二金属层9具有多个金属化部，第一金属层5的第二部8b与第二金属层9的第三部8d在俯视下重叠。此外，在第一金属层5的第一部8a与第二金属层9的第四部8e之间设置有多个其它金属层15。由于是这样的结构，从而在纵剖视下能够减小第一金属层5的第二部8b与第二金属层9的第三部8d的距离。因而，能够进一步减小电磁波噪声的入口或出口，能够提高屏蔽的效果，从而进一步降低电磁波噪声对设置在由第一部8a和第四部8e包围的区域的其它金属层15造成影响的情况。在其它金属层15为信号布线或成对布线时，其它金属层15容易受到电磁波噪声的影响，因此通过像图22(a)的结构那样由第一金属层5和第二金属层9进行包围，从而能够减小电磁波噪声的影响，此外，能够容易地得到阻抗的匹配。
在图22(b)所示的例子中，第一金属层5的第二部8b与第二金属层9的第四部8e在俯视下重叠，在第一金属层5的第一部8a与第二金属层9的第三部8d之间设置有多个其它金属层15。由于是这样的结构，从而能够由第一金属层5和第二金属层9包围其它金属层15，能够进一步降低电磁波噪声影响到其它金属层15。在其它金属层15为宽度宽的满版图案(接地电位或电源电位)时，能够降低其它金属层15由于电磁波噪声而波动，从而电子装置21误工作或不工作的情况。
另外，在图22(a)和图22(b)所示的例子中，像上述的那样对其它金属层15进行了说明，在各个方式中，其它金属层15可以是信号布线(信号布线)。此外，也可以是满版图案(接地电位或电源电位)。
此外，第一金属层5可以为仅在宽度宽的两端具有第二部8b的形状，设置在其下的第二金属层9可以是具有第三布线9a和第四布线9b的构造。换言之，相对于第一金属层5为一个，第二金属层9可以设置有两个以上。在该情况下，能够增大第一金属层5的面积，因此与分割为多个金属化部的情况相比，能够降低第一金属层5的电阻。因而，能够在降低第一金属层5的电阻的同时，在具有第三布线9a和第四布线9b的第二金属层9调整为想要得到屏蔽效果的地方。例如，在存在两组成对布线时，通过设置两处具有多个金属化部的第二金属层9，从而能够进一步降低两组成对布线间的电磁波噪声的影响。
另外，本发明并不限定于上述的实施方式的例子，本发明涉及的各实施方式只要其内容不引起毛盾，能够对全部进行组合，还能够进行数值等的各种变形。例如，虽然在图1～图22所示的例子中，电极3的形状在俯视下为矩形，但是也可以是圆形、其它多边形。此外，本实施方式中的电极3的配置、数量、形状以及电子元件的安装方法等并未被指定。

Claims (19)

1.一种电子元件安装用基板，其特征在于，具备：
第一绝缘层；
第二绝缘层，位于所述第一绝缘层的下表面；以及
第一金属层，具有第一布线和第二布线，所述第一布线位于所述第一绝缘层与所述第二绝缘层之间，所述第二布线位于所述第一绝缘层与所述第二绝缘层之间，并且位于与所述第一布线之间具有间隙的位置，
第一绝缘膜填埋所述间隙，并位于从所述第一布线的上表面到所述第二布线的上表面的位置。
2.根据权利要求1所述的电子元件安装用基板，其特征在于，
所述第一绝缘膜与所述第一绝缘层呈一体形成。
3.根据权利要求1或权利要求2所述的电子元件安装用基板，其特征在于，
从所述第一绝缘层的侧壁到所述第二绝缘层的侧壁具有缺口，
在所述缺口设置有金属化层。
4.根据权利要求1～3中的任一项所述的电子元件安装用基板，其特征在于，
在所述第一布线或/以及所述第二布线位于所述第二绝缘层的外缘侧的端部，从所述第一布线或/以及所述第二布线的上表面到所述第二绝缘层的上表面具有第二绝缘膜。
5.根据权利要求3所述的电子元件安装用基板，其特征在于，
所述第一布线或/以及所述第二布线位于所述第二绝缘层的外缘侧的端部延伸至所述缺口，
位于所述缺口的所述第一布线或/以及所述第二布线的端部的上表面被第三绝缘膜所覆盖。
6.根据权利要求1～5中的任一项所述的电子元件安装用基板，其特征在于，
所述电子元件安装用基板在上表面或下表面具有安装电子元件的安装区域，
在剖视下，所述第一金属层具有：
第一部，与所述安装区域平行地设置；
第二部，位于比位于所述第一金属层的端部的所述第一部靠上方或下方的位置；以及
第一倾斜部，位于所述第一部与所述第二部之间。
7.根据权利要求6所述的电子元件安装用基板，其特征在于，
所述第一金属层在与所述安装区域重叠的位置具有所述第二部以及所述第一倾斜部。
8.根据权利要求1～7中的任一项所述的电子元件安装用基板，其特征在于，
在所述第二绝缘层的下表面设置有第二金属层，并且在所述第二金属层的下表面设置有第三绝缘层，
在剖视下，所述第二金属层具有：
第三部，与所述安装区域平行地设置；
第四部，位于比所述第三部靠下方的位置；以及
第二倾斜部，位于所述第三部与所述第四部之间。
9.根据权利要求8所述的电子元件安装用基板，其特征在于，
所述第二部与所述第四部重叠。
10.根据权利要求8或权利要求9所述的电子元件安装用基板，其特征在于，
所述第一部与所述第四部重叠。
11.根据权利要求8～10中的任一项所述的电子元件安装用基板，其特征在于，
所述第二部与所述第三部重叠。
12.根据权利要求1～11中的任一项所述的电子元件安装用基板，其特征在于，
所述第一金属层与接地电位电连接。
13.一种电子装置，其特征在于，具备：
权利要求1～12中的任一项所述的电子元件安装用基板；以及
电子元件，安装在所述电子元件安装用基板。
14.一种电子模块，其特征在于，具备：
权利要求13所述的电子装置；以及
壳体，位于包围所述电子装置的上表面或所述电子装置的位置。
15.一种电子元件安装用基板的制造方法，其特征在于，具备：
准备第一绝缘片和与所述第一绝缘片层叠的第二绝缘片的工序；
在所述第二绝缘片的上表面形成第一布线膏的工序；
在所述第二绝缘片的上表面与所述第一布线膏隔出间隙地形成第二布线膏的工序；
将第一绝缘膏填埋到所述第一布线膏与所述第二布线膏之间，并用所述第一绝缘膏覆盖所述第一布线膏的上表面以及所述第二布线膏的上表面的工序；以及
在所述第二绝缘片的上表面层叠所述第一绝缘片而形成层叠体的工序。
16.根据权利要求15所述的电子元件安装用基板的制造方法，其特征在于，具备：
在与所述第二绝缘片的外缘之间，用所述第二绝缘膏从所述第一布线膏的上表面或/以及所述第二布线膏的上表面覆盖到所述第二绝缘片的上表面的工序。
17.根据权利要求15所述的电子元件安装用基板的制造方法，其特征在于，具备：
将所述第一布线膏或所述第二布线膏设置到所述第二绝缘片的侧壁的工序；以及
在所述第一布线膏或所述第二布线膏的所述第二绝缘片的侧壁侧，用第三绝缘膏进行覆盖的工序。
18.根据权利要求15～17中的任一项所述的电子元件安装用基板的制造方法，其特征在于，
所述第一绝缘片或/以及第二绝缘片是将陶瓷材料作为主成分的陶瓷生片，所述第一绝缘膏是将陶瓷材料作为主成分的陶瓷膏，
所述电子元件安装用基板的制造方法具有对所述层叠体进行烧成的工序。
19.一种电子元件安装用基板，其特征在于，具备：
第一绝缘层；
第一金属层，设置在所述第一绝缘层的下表面；以及
第二绝缘层，设置在所述第一金属层的下表面，
在所述第一绝缘层的上方或所述第二绝缘层的下方设置有多个电极，并且具有安装电子元件的安装区域，该电子元件与所述电极电连接且位于被所述电极夹着的位置，
在剖视下，所述第一金属层具有：
第一部，与所述安装区域平行地设置；
第二部，位于比位于所述第一金属层的两端的所述第一部靠上方或下方的位置；以及
第一倾斜部，位于所述第一部与所述第二部之间。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113170576A (zh) * 2019-01-21 2021-07-23 株式会社村田制作所 伸缩性布线基板
CN113169129A (zh) * 2018-11-28 2021-07-23 京瓷株式会社 电子元件安装用基板以及电子装置
CN113169129B (zh) * 2018-11-28 2024-06-04 京瓷株式会社 电子元件安装用基板以及电子装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6931167B2 (ja) 2019-04-25 2021-09-01 日亜化学工業株式会社 発光モジュール
TWI727870B (zh) * 2019-07-29 2021-05-11 精材科技股份有限公司 晶片結構及其製造方法
US20220216171A1 (en) * 2021-01-06 2022-07-07 Huawei Technologies Co., Ltd. Chip package structure, preparation method, and electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252562A (ja) * 1993-02-26 1994-09-09 Alps Electric Co Ltd 多層回路基板
JPH10173083A (ja) * 1996-12-05 1998-06-26 Ngk Spark Plug Co Ltd 電子部品搭載用配線基板とその製造方法
JP2004104091A (ja) * 2002-07-16 2004-04-02 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法
WO2017018212A1 (ja) * 2015-07-28 2017-02-02 京セラ株式会社 配線基板および電子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312471A (ja) 1996-05-23 1997-12-02 Toppan Printing Co Ltd 多層配線板及びその製造方法
JP2011165992A (ja) 2010-02-12 2011-08-25 Murata Mfg Co Ltd セラミック多層基板の製造方法
JP5686225B2 (ja) * 2012-07-31 2015-03-18 株式会社村田製作所 積層基板
WO2014175460A1 (ja) * 2013-04-26 2014-10-30 京セラ株式会社 電子素子実装用基板および電子装置
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252562A (ja) * 1993-02-26 1994-09-09 Alps Electric Co Ltd 多層回路基板
JPH10173083A (ja) * 1996-12-05 1998-06-26 Ngk Spark Plug Co Ltd 電子部品搭載用配線基板とその製造方法
JP2004104091A (ja) * 2002-07-16 2004-04-02 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法
WO2017018212A1 (ja) * 2015-07-28 2017-02-02 京セラ株式会社 配線基板および電子装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169129A (zh) * 2018-11-28 2021-07-23 京瓷株式会社 电子元件安装用基板以及电子装置
CN113169129B (zh) * 2018-11-28 2024-06-04 京瓷株式会社 电子元件安装用基板以及电子装置
CN113170576A (zh) * 2019-01-21 2021-07-23 株式会社村田制作所 伸缩性布线基板

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