CN108417635A - 量子点器件及其制作方法 - Google Patents
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Abstract
本申请提供了一种量子点器件及其制作方法。该制作方法包括：提供基底；刻蚀去除部分基底，形成衬底以及位于衬底表面上的鳍片，鳍片包括预源区、间隔区以及预漏区；在衬底和鳍片的裸露表面上形成隔离介质层，埋设在隔离介质层中的部分鳍片形成隔离绝缘部；在间隔区的部分表面上且跨越鳍片形成两个间隔的栅介质部和两个间隔的栅极；对预源区与预漏区进行掺杂，分别形成源区与漏区；在源区以及漏区的裸露表面上分别形成源/漏接触电极。该制作方法中，直接刻蚀基底形成鳍片，该鳍片中的隔离绝缘部为隔离沟道，使得导电沟道中更易形成全耗尽沟道，避免了SOI中的埋氧化层在硅片制造工艺易引入电荷缺陷，影响全耗尽沟道的形成。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种量子点器件及其制作方法。
背景技术
集成电路芯片制造从14nm微缩到5nm及以下，未来将达到控制电子的物理极限，当单个晶体管缩小到只能容纳一个或几个电子，就会出现单电子晶体管，量子隧穿效应将不可避免地影响电子元器件的正常工作，并导致较大的漏电与较大的功耗问题。
传统各类技术手段只能延续晶体管的制程尺寸微缩，在有限范围内优化。当现代计算机芯片在经典物理领域内无法进一步提升结构性能时，利用量子效应在单电子晶体管上开展量子计算与量子信息技术具有众多的理论优势。
传统计算机通常通过控制晶体管电压的高低电平，形成“1”或者“0”的信息位，称为经典比特，其在工作时将所有数据排列为一个比特序列，对其进行串行处理。而量子计算机使用的是量子比特，量子计算机能秒杀传统计算机得益于两个独特的量子效应，分别为量子叠加效应和量子纠缠效应。量子叠加效应能够让一个量子比特同时具备“1”或者“0”的两种状态；量子纠缠效应能让一个量子比特与空间上独立的其他量子比特共享自身状态，创造出一种超级叠加，实现量子并行计算，其计算能力可随着量子比特位数的增加呈指数增长。理论上对某些特定算法来说，拥有50个量子比特的量子计算机性能就能超过目前世界上最先进的超级计算机“神威·太湖之光”。此外，量子计算的信息处理过程是幺正变换，幺正变换的可逆性使得量子信息处理过程中的能耗较低，能够从原理上可解决现代集成电路计算的高能耗问题。
量子计算有多种实现方式，其中基于半导体量子点的量子计算由于可以结合现代半导体微电子制造工艺，被认为是最有可能实现量子计算的候选者之一，越来越受到各国政府、国际学术界和企业界的广泛关注和投入。
目前，现有技术中具有多种多样的半导体器件结构与制作方法，具体有基于三五族异质结的二维电子量子点器件、基于超高阻硅基衬底的量子点器件以及基于高阻SOI衬底的量子点器件。
对于高阻SOI衬底的量子点器件来说，SOI中的埋氧化层在硅片制造工艺易引入电荷缺陷，对沟道中单个或者几个单电子与单空穴的量子操作易产生不利影响，影响量子效应的出现几率，影响量子点器件的性能。
发明内容
本申请的主要目的在于提供一种量子点器件及其制作方法，以解决现有技术中的基于SOI衬底的量子点器件在制作过程中容易引入电荷缺陷的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种量子点器件的制作方法，该制作方法包括：提供基底；刻蚀去除部分上述基底，形成衬底以及位于上述衬底表面上的鳍片，上述鳍片包括沿上述鳍片的长度方向依次排列的预源区、间隔区以及预漏区；在上述衬底以及上述鳍片的裸露表面上形成隔离介质层，埋设在上述隔离介质层中的部分上述鳍片形成隔离绝缘部，且上述隔离介质层和上述隔离绝缘部使得上述预源区、上述预漏区以及上述间隔区与上述衬底实现电学隔离；在上述间隔区的部分表面上且跨越上述鳍片形成两个间隔的栅介质部和两个间隔的栅极，上述栅极一一对应地形成在上述栅介质上；对上述预源区与上述预漏区进行掺杂，分别形成源区与漏区；在上述源区以及上述漏区的裸露表面上分别形成源/漏接触电极。
进一步地，在刻蚀去除部分上述基底的过程中，依次刻蚀形成包括第二端部、中间部与第一端部的上述鳍片，上述中间部的侧壁上具有凹槽，且在形成上述鳍片之后，在形成上述栅介质部和上述栅极之前，上述中间部形成上述隔离绝缘部，上述隔离绝缘部用于隔离上述第一端部与上述第二端部。
进一步地，上述隔离绝缘部的高度大于或等于1nm。
进一步地，上述鳍片的材料的电阻率大于1000Ω·cm，优选上述鳍片的材料包括硅、锗、锗硅、II-VI化合物半导体材料与III-V化合物半导体材料中的至少一种。
进一步地，采用热氧化法形成上述隔离介质层。
进一步地，形成上述栅介质部以及上述栅极的过程包括：在上述鳍片的裸露表面上以及上述隔离介质层的裸露表面上依次形成栅介质层和栅极层；依次刻蚀去除部分上述栅极层和栅介质层，剩余的上述栅极层形成两个上述栅极，剩余的上述栅介质层形成两个上述栅介质部。
根据本申请的另一方面，提供了一种量子点器件，该量子点器件包括：衬底；鳍片，位于上述衬底的表面上，上述鳍片包括沿上述鳍片的长度方向依次排列的源区、间隔区以及漏区，上述间隔区为导电沟道，上述鳍片还包括位于上述间隔区与上述衬底之间的隔离绝缘部；隔离介质层，位于上述衬底的表面上以及上述鳍片的部分表面上，以使上述源区、上述漏区以及上述间隔区露出，上述隔离绝缘部埋设在上述隔离介质层中；两个间隔的栅介质部，各上述栅介质部位于上述间隔区的部分表面上且跨越上述鳍片；两个间隔的栅极，一一对应地位于上述栅介质部的远离上述鳍片的表面上且跨越上述鳍片；源/漏接触电极，分别形成在上述源区的远离上述隔离介质层的表面上和上述漏区的远离上述隔离介质层的表面上。
进一步地，上述鳍片包括沿远离上述衬底的方向依次连接的第一端部、中间部与第二端部，上述源区、上述间隔区以及上述漏区位于上述第二端部中，上述中间部为上述隔离绝缘部，上述中间部的侧壁上具有凹槽。
进一步地，上述隔离绝缘部的高度大于或等于1nm。
进一步地，上述鳍片的材料的电阻率大于1000Ω·cm，优选上述鳍片的材料包括硅、锗、锗硅、II-VI化合物半导体材料与III-V化合物半导体材料中的至少一种。
进一步地，上述导电沟道的载流子浓度小于1×1014/cm3。
进一步地，上述衬底与上述鳍片为一体结构。
应用本申请的技术方案，该量子点器件的制作方法中，直接刻蚀基底形成鳍片，鳍片中的源区与漏区之间区域为导电沟道，后续在鳍片上形成两个栅极，通过两个栅极的控制，在两个栅极之间的导电沟道形成全耗尽沟道，即形成单(数个)电子或空穴的沟道，从而形成量子点器件。并且，该制作方法中，直接刻蚀基底形成鳍片，该鳍片中的隔离绝缘部为隔离沟道，该隔离沟道使得导电沟道中更易形成全耗尽沟道，即形成数个电子或空穴的沟道，避免了SOI中的埋氧化层在硅片制造工艺易引入电荷缺陷，影响全耗尽沟道的形成。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了本申请的量子点器件的结构示意图；
图2是示出了图1的量子点器件的衬底与鳍片的结构示意图；以及
图3至图6示出了本申请的量子点器件在制作过程中的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、鳍片；30、隔离介质层；40、栅介质部；50、栅极；21、第一端部；22、中间部；23、第二端部；231、预源区；232、间隔区；233、预漏区；234、源区；235、漏区。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及下面的权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“电连接”至该另一元件。
正如背景技术所介绍的，现有技术中，基于SOI衬底的量子点器件在制作过程中容易引入点和缺陷的问题，为了解决如上的技术问题，本申请提出了一种量子点器件及其制作方法。
本申请的另一种典型的实施方式中，提供了一种量子点器件的制作方法，该制作方法包括：提供基底；对器件沟道的平面图形结构进行光刻或者图形转移硬掩膜定义，该图形通常为长条形，横向尺寸在1纳米到100纳米之间，然后刻蚀去除部分上述基底，形成衬底10以及位于上述衬底10表面上的鳍片20，上述鳍片20包括沿上述鳍片20的长度方向依次排列的预源区231、间隔区232以及预漏区233，如图3所示；在上述衬底10以及上述鳍片20的裸露表面上形成隔离介质层30，埋设在上述隔离介质层30中的部分上述鳍片20形成隔离绝缘部，且上述隔离介质层30使得至少部分上述预源区231、上述预漏区233以及上述间隔区232露出，上述隔离介质层使得上述预源区231、上述预漏区233以及上述间隔区232与上述衬底10实现电学隔离，如图4所示；在上述间隔区232的部分表面上且跨越上述鳍片20形成两个间隔的栅介质部40与两个间隔的栅极50，上述栅极50一一对应地形成在上述栅介质部40上，如图5所示；对上述预源区231与上述预漏区233进行掺杂，分别形成源区234与漏区235，形成如图6所示的结构；在上述源区234以及上述漏区235的裸露表面上分别形成源/漏接触电极。
上述的制作方法中，直接刻蚀基底形成鳍片，鳍片中的源区与漏区之间区域为导电沟道，后续在鳍片上形成两个栅极，通过两个栅极的控制，在两个栅极之间的导电沟道形成全耗尽沟道，即形成单(数个)电子或空穴的沟道，从而形成量子点器件。并且，该制作方法中，直接刻蚀基底形成鳍片，该鳍片中的隔离绝缘部为隔离沟道，该隔离沟道使得导电沟道中更易形成全耗尽沟道，即形成数个电子或空穴的沟道，避免了SOI中的埋氧化层在硅片制造工艺易引入电荷缺陷，影响全耗尽沟道的形成。
本申请的一种实施例中，在刻蚀去除部分上述基底的过程中，依次刻蚀形成包括第二端部23、中间部22与第一端部21的上述鳍片20，且在形成上述鳍片20之后，在形成上述栅介质部40和两个间隔的栅极50之前，上述中间部22形成上述隔离绝缘部，即隔离沟道，上述隔离绝缘部用于隔离上述第一端部21与上述第二端部23，能够更好地保证导电沟道中形成全耗尽。
需要说明的是，本申请的上述绝缘隔离部的形成过程可以采用现有技术中的任何一种工艺过程，本领域技术人员可以根据实际情况选择。比如，可以通过离子注入等工艺使得中间部形成绝缘隔离部。
本申请的隔离介质层可以通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等形成。
图4所示的隔离介质层的形成过程一般来说，在通过上述的方法沉积对应的材料后，还需要进一步执行CMP、回刻等平坦化工艺。具体可以参见现有技术，此处不再赘述了。
在形成上述鳍片20后，形成的上述隔离介质层30的厚度等于上述第一端部21的高度和上述中间部22的高度之和，上述预源区231、间隔区232以及预漏区233位于上述第二端部23中，如图4所示。这样的隔离介质层不仅能够起到很好的隔离作用，还有利于后续的源区与漏区的形成工艺的实施。
并且，一种优选的实施例中，为了更好地保证导电沟道形成全耗尽，上述中间部22的侧壁上具有凹槽。
该凹槽的具体形成可以是C形、D形、半“工”字形、梯形、三角形或西格玛形，本领域技术人员可以根据实际情况选择合适的凹槽的形状。
上述的中间部具有凹槽的鳍片的刻蚀方法可以选用现有技术中的任何刻蚀方法形成，一种具体的方法中，可以采用先采用各向异性方法刻蚀；再用各向同性方法刻蚀；接着用各向异性方法刻蚀。
本申请的另一种优选的实施例中，上述隔离绝缘部的高度大于或等于1nm，这样能够进一步保证导电沟道中形成全耗尽，进一步保证量子点器件具有较好的性能。
本申请中的鳍片20的材料的电阻率大于1000Ω·cm，这样能够进一步保证该鳍片为高阻鳍片，进一步保证其中的载流子较好，从而进一步保证导电沟道的全耗尽。
上述的鳍片的材料实际就是基底的材料，也是衬底的材料，该材料可以是现有技术中任何一种满足上述电阻率要求的半导体材料，本领域技术人员可以根据实际情况选择。
一种具体的实施例中，上述鳍片20的材料包括硅、锗、锗硅、II-VI化合物半导体材料与III-V化合物半导体材料中的至少一种。
为了进一步保证隔离沟道为全耗尽沟道，本申请的一种实施例中，采用热氧化法形成上述隔离介质层。热氧化法能够使得沟道更容易全耗尽。
当然，本申请的上述隔离介质层的形成并不限于热氧化法，还可以是其他的方法，例如化学气相沉积法等等，本领域技术人员可以根据实际情况选择合适的方法形成上述的隔离介质层。
本申请的隔离层的材料可以是现有半导体技术中任何用于隔离的材料，本领域技术人员可以根据实际情况选择合适的材料。比如Low-K介质层等等。
为了进一步确保隔离层的隔离效果，本申请的一种实施例中，上述隔离层的材料选自SiO2和/或Si3N4。即隔离层可以是SiO2层，也可是Si3N4层，还可以是SiO2和Si3N4的混合物形成的结构层。
本申请的栅介质部以及栅极可以采用可行的任何方法形成，本领域技术人员可以实际情况选择合适的方法形成该栅介质部以及栅极。
本申请的一种具体的实施例中，形成上述栅介质部40以及栅极50的过程包括：在上述鳍片20的裸露表面上以及上述隔离介质层30的裸露表面上依次形成栅介质层和栅极层；依次刻蚀去除部分上述栅极层和栅介质层，剩余的上述栅极层形成两个上述栅极50，剩余的上述栅介质层形成两个上述栅介质部40。
本申请的栅介质层的材料可以包括二氧化硅、氮氧化硅和/或高K材料，本领域技术人员可以根据实际情况选择合适的材料。
为了使得栅介质层的材料具有更高的介电常数，进而更好地隔离背栅与二维半导体材料层，本申请的一种实施例中，上述栅介质层的材料包括高K材料，上述高K材料选自HfO2、HfSiO、HfSiON、HfLaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2与LaAlO中的一种或多种。
本申请的栅极也可以采用任何可行的方法形成，本领域技术人员可以根据实际情况选择合适的方法形成上述栅极。
本申请的电极的形成过程可以采用现有技术中的任何可行的方法，比如说，先在鳍片的表面上形成层间介质层，然后刻蚀层间介质中形成接触孔，最后在接触孔中填充金属并平坦化形成电极；或者也可以是先在鳍片上形成金属层，然后刻蚀形成电极；或者还可以采用金属剥离工艺形成电极，即先在鳍片上形成光刻胶层，然后图案化，该图案与电极的图案相反，即后续需要形成电极的位置处没有光刻胶，不需要形成电极的位置处有光刻胶，之后在图案化的光刻胶层上形成金属层，然后用丙酮等溶液去除光刻胶浸泡，由于部分金属形成在光刻胶的表面上，所以随着光刻胶的玻璃，这部分金属也被去除，其他的未形成在光刻胶上的金属未被去除，从而形成电极。本领域技术人员可以根据实际情况选择合适的方法形成电极。
需要说明的是，本申请中的刻蚀过程可以根据实际情况选择合适的刻蚀方法，可以是干法刻蚀，可以是湿法刻蚀，具体可以为RIE刻蚀或者ICP刻蚀等等，也可以是多种刻蚀方法结合使用完成某一个刻蚀步骤。
本申请的一种典型的实施方式中，提供了一种量子点器件，如图1所示，该量子点器件包括：衬底10、鳍片20、隔离介质层30、两个间隔形成的栅介质部40、两个间隔的栅极50以及两个电极，上述鳍片20位于上述衬底10的表面上，上述鳍片20包括沿上述鳍片20的长度方向依次排列的源区234、间隔区232以及漏区235，上述间隔区232为导电沟道，上述鳍片20还包括位于上述间隔区232与上述衬底10之间的隔离绝缘部；隔离介质层30位于上述衬底10的表面上以及上述鳍片20的部分表面上，以使至少部分上述源区234、上述漏区235以及上述间隔区232露出，上述隔离绝缘部埋设在上述隔离介质层30中；各上述栅介质部40设位于上述间隔区232的部分表面上且跨越上述鳍片20；两个间隔的栅极50一一对应地位于在上述栅介质部40的远离上述鳍片20的表面上且跨越述鳍片20；源/漏接触电极分别位于在上述源区234的远离上述隔离介质层30的表面上和上述漏区235的远离上述隔离介质层30的表面上。即源接触电极位于源区234的远离上述隔离介质层30的表面上，漏接触电极位于上述漏区235的远离上述隔离介质层30的表面上。
上述的量子点器件中，鳍片中的源区与漏区之间区域为导电沟道，通过两个栅极的控制，在两个栅极之间的导电沟道形成全耗尽沟道，即形成单(数个)电子或空穴的沟道。并且，鳍片中的隔离绝缘部形成隔离沟道，该隔离沟道使得导电沟道中更易形成全耗尽沟道。
本申请的一种实施例中，如图2所示，上述鳍片20包括沿远离上述衬底10的方向依次连接的第一端部21、中间部22与第二端部23，上述中间部为上述隔离绝缘部，即隔离沟道，能够更好地保证导电沟道中形成全耗尽。
上述源区234、上述间隔区232以及上述漏区235位于上述第二端部23中，上述隔离介质层30的厚度等于上述第一端部21的高度和上述中间部22的高度之和。这样的隔离介质层不仅能够起到很好的隔离作用，还有利于后续的源区与漏区的形成工艺的实施。
并且，一种优选的实施例中，为了更好地保证导电沟道形成全耗尽，上述中间部22的侧壁上具有凹槽，即中间部的宽度小于第一端部与第二端部的宽度。
本申请的另一种优选的实施例中，上述绝缘隔离部的高度大于或等于1nm，这样能够进一步保证导电沟道中形成全耗尽，进一步保证量子点器件具有较好的性能。
本申请中的鳍片20的材料的电阻率大于1000Ω·cm，这样能够进一步保证该鳍片为高阻鳍片，进一步保证其中的载流子较好，从而进一步保证导电沟道的全耗尽。
上述的鳍片的材料实际就是基底的材料，也是衬底的材料，该材料可以是现有技术中任何一种满足上述电阻率要求的半导体材料，本领域技术人员可以根据实际情况选择。
一种具体的实施例中，上述鳍片20的材料包括硅、锗、II-VI化合物半导体材料与III-V化合物半导体材料中的至少一种。具体地，可以是Si、Ge、锗硅、应变硅、碳化硅、氮化镓、砷化镓、氧化锌、金刚石、氮化铝、金属或类金属等。
本申请的再一种实施例中，上述隔离沟道以及导电沟道的载流子浓度小于1×1014/cm3。这样能够进一步保证导电沟道中实现全耗尽本申请中的栅极可以是现有技术中的任何一种可用材料形成的栅极，本领域技术人员可以根据实际情况选择合适的材料形成对应的栅极。本申请的一种具体的实施例中，上述栅极50为金属栅或者多晶硅栅。
为了进一步保证衬底与鳍片之间的界面状态良好，且同时保证鳍片的质量良好，本申请的一种实施例中，如图1与图2所示，上述衬底10与上述鳍片20为一体结构。
为了简化工艺，且与现有的COMS的主流工艺兼容，并同时提高器件的性能，本申请的一种实施例中，上述一体结构的材料为硅。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的量子点器件的制作方法中，直接刻蚀基底形成鳍片，鳍片中的源区与漏区之间区域为导电沟道，后续在鳍片上形成两个栅极，通过两个栅极的控制，在两个栅极之间的导电沟道形成全耗尽沟道，即形成单(数个)电子或空穴的沟道，从而形成量子点器件。并且，该制作方法中，直接刻蚀基底形成鳍片，该鳍片中的部分结构形成绝缘隔离部，即隔离沟道，该隔离沟道使得导电沟道中更易形成全耗尽沟道，即形成数个电子或空穴的沟道，避免了SOI中的埋氧化层在硅片制造工艺易引入电荷缺陷，影响全耗尽沟道的形成。
2)、本申请的的量子点器件中，鳍片中的源区与漏区之间区域为导电沟道，通过两个栅极的控制，在两个栅极之间的导电沟道形成全耗尽沟道，即形成单(数个)电子或空穴的沟道。并且，鳍片中的部分结构形成绝缘隔离部，即隔离沟道，该隔离沟道使得导电沟道中更易形成全耗尽沟道。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种量子点器件的制作方法，其特征在于，所述制作方法包括：
提供基底；
刻蚀去除部分所述基底，形成衬底(10)以及位于所述衬底(10)表面上的鳍片(20)，所述鳍片(20)包括沿所述鳍片(20)的长度方向依次排列的预源区(231)、间隔区(232)以及预漏区(233)；
在所述衬底(10)以及所述鳍片(20)的裸露表面上形成隔离介质层(30)，埋设在所述隔离介质层(30)中的部分所述鳍片(20)形成隔离绝缘部，且所述隔离介质层(30)和所述隔离绝缘部使得所述预源区(231)、所述预漏区(233)以及所述间隔区(232)与所述衬底(10)实现电学隔离；
在所述间隔区(232)的部分表面上且跨越所述鳍片(20)形成两个间隔的栅介质部(40)和两个间隔的栅极(50)，所述栅极(50)一一对应地形成在所述栅介质部(40)上；
对所述预源区(231)与所述预漏区(233)进行掺杂，分别形成源区(234)与漏区(235)；以及
在所述源区(234)以及所述漏区(235)的裸露表面上分别形成源/漏接触电极。
2.根据权利要求1所述的制作方法，其特征在于，在刻蚀去除部分所述基底的过程中，依次刻蚀形成包括第二端部(23)、中间部(22)与第一端部(21)的所述鳍片(20)，所述中间部(22)的侧壁上具有凹槽，
且在形成所述鳍片(20)之后，在形成所述栅介质部(40)和所述栅极(50)之前，所述中间部(22)形成所述隔离绝缘部，所述隔离绝缘部用于隔离所述第一端部(21)与所述第二端部(23)。
3.根据权利要求2所述的制作方法，其特征在于，所述隔离绝缘部的高度大于或等于1nm。
4.根据权利要求2所述的制作方法，其特征在于，所述鳍片(20)的材料的电阻率大于1000Ω·cm，优选所述鳍片(20)的材料包括硅、锗、锗硅、II-VI化合物半导体材料与III-V化合物半导体材料中的至少一种。
5.根据权利要求1所述的制作方法，其特征在于，采用热氧化法形成所述隔离介质层。
6.根据权利要求1所述的制作方法，其特征在于，形成所述栅介质部(40)以及所述栅极(50)的过程包括：
在所述鳍片(20)的裸露表面上以及所述隔离介质层(30)的裸露表面上依次形成栅介质层和栅极层；以及
依次刻蚀去除部分所述栅极层和栅介质层，剩余的所述栅极层形成两个所述栅极(50)，剩余的所述栅介质层形成两个所述栅介质部(40)。
7.一种量子点器件，其特征在于，所述量子点器件包括：
衬底(10)；
鳍片(20)，位于所述衬底(10)的表面上，所述鳍片(20)包括沿所述鳍片(20)的长度方向依次排列的源区(234)、间隔区(232)以及漏区(235)，所述间隔区(232)为导电沟道，所述鳍片(20)还包括位于所述间隔区(232)与所述衬底(10)之间的隔离绝缘部；
隔离介质层(30)，位于所述衬底(10)的表面上以及所述鳍片(20)的部分表面上，以使所述源区(234)、所述漏区(235)以及所述间隔区(232)露出，所述隔离绝缘部埋设在所述隔离介质层(30)中；
两个间隔的栅介质部(40)，各所述栅介质部(40)位于所述间隔区(232)的部分表面上且跨越所述鳍片(20)；
两个间隔的栅极(50)，一一对应地位于所述栅介质部(40)的远离所述鳍片(20)的表面上且跨越所述鳍片(20)；以及
源/漏接触电极，分别形成在所述源区(234)的远离所述隔离介质层(30)的表面上和所述漏区(235)的远离所述隔离介质层(30)的表面上。
8.根据权利要求7所述的量子点器件，其特征在于，所述鳍片(20)包括沿远离所述衬底(10)的方向依次连接的第一端部(21)、中间部(22)与第二端部(23)，所述源区(234)、所述间隔区(232)以及所述漏区(235)位于所述第二端部(23)中，所述中间部(22)为所述隔离绝缘部，所述中间部(22)的侧壁上具有凹槽。
9.根据权利要求8所述的量子点器件，其特征在于，所述隔离绝缘部的高度大于或等于1nm。
10.根据权利要求9所述的量子点器件，其特征在于，所述鳍片(20)的材料的电阻率大于1000Ω·cm，优选所述鳍片(20)的材料包括硅、锗、锗硅、II-VI化合物半导体材料与III-V化合物半导体材料中的至少一种。
11.根据权利要求8所述的量子点器件，其特征在于，所述导电沟道的载流子浓度小于1×1014/cm3。
12.根据权利要求7所述的量子点器件，其特征在于，所述衬底(10)与所述鳍片(20)为一体结构。
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