CN108353509B - 具有电介质层的印刷电路板的制造方法 - Google Patents

具有电介质层的印刷电路板的制造方法 Download PDF

Info

Publication number
CN108353509B
CN108353509B CN201680064369.6A CN201680064369A CN108353509B CN 108353509 B CN108353509 B CN 108353509B CN 201680064369 A CN201680064369 A CN 201680064369A CN 108353509 B CN108353509 B CN 108353509B
Authority
CN
China
Prior art keywords
dielectric layer
metal
metal foil
laminate
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680064369.6A
Other languages
English (en)
Other versions
CN108353509A (zh
Inventor
清水俊行
松岛敏文
米田祥浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui Mining and Smelting Co Ltd
Original Assignee
Mitsui Mining and Smelting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui Mining and Smelting Co Ltd filed Critical Mitsui Mining and Smelting Co Ltd
Publication of CN108353509A publication Critical patent/CN108353509A/zh
Application granted granted Critical
Publication of CN108353509B publication Critical patent/CN108353509B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/14Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the properties of the layers
    • B32B37/26Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the properties of the layers with at least one layer which influences the bonding during the lamination process, e.g. release layers or pressure equalising layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/04Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B15/08Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/14Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the properties of the layers
    • B32B37/26Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by the properties of the layers with at least one layer which influences the bonding during the lamination process, e.g. release layers or pressure equalising layers
    • B32B2037/268Release layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00Properties of the layers or laminate
    • B32B2307/20Properties of the layers or laminate having particular electrical or magnetic properties, e.g. piezoelectric
    • B32B2307/204Di-electric
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00Electrical equipment
    • B32B2457/08PCBs, i.e. printed circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0154Polyimide
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0158Polyalkene or polyolefin, e.g. polyethylene [PE], polypropylene [PP]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0183Dielectric layers
    • H05K2201/0187Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0206Materials
    • H05K2201/0209Inorganic, non-metallic particles
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/0156Temporary polymeric carrier or foil, e.g. for processing or transferring

Abstract

准备覆金属层叠板(10),其是通过如下方式形成的:在厚度为30μm以下的电介质层(11)的一面层叠第一金属箔(12a),在另一面层叠第二金属箔(12b),在各金属箔(12a、12b)隔着剥离层(14)层叠第一及第二载体(13a、13b);使用一对覆金属层叠板(10),在树脂基材(21)的各面,以覆金属层叠板(10)的第一载体(13a)与树脂基材(21)相对的方式层叠覆金属层叠板(10)与树脂基材(21);从层叠体(20)剥离第二载体(13b),使第二金属箔(12b)露出;从第二金属箔(12b)形成图案(30);在图案(30)上层叠绝缘层(35),在绝缘层(35)上层叠金属层(37);在第一载体(13a)与第一金属箔(12a)之间剥离。电介质层(11)的断裂应变能为1.8MJ以下。

Description

具有电介质层的印刷电路板的制造方法
技术领域
本发明涉及一种具有电介质层的印刷电路板的制造方法。
背景技术
在印刷电路板,特别是多层印刷电路板的内层部分,采用与使用覆铜层叠板形成电路形状相同的方法形成电容器构造,将其作为内置电容器来使用的技术是众所周知的。通过在多层印刷电路板的内层部分形成电容器构造,能够省略配置于外层面的电容器,从而能够实现外层电路的微细化及高密度化。其结果,表面安装零件数减少,容易制造具有微间距电路的印刷电路板。
对于上述具有内置电容器的多层印刷电路板而言,例如在专利文献1中所记载的那样是通过以下方法进行制造的:使用由一对铜箔层与位于两铜箔层之间的电介质层构成的两面覆铜层叠板,将两面铜箔层蚀刻加工为期望形状的电容器电极。然而,该文献中记载的两面覆铜层叠板的电介质层具有较脆的材料物性,在制造过程中产生的外力过高的情况下,电介质层有可能受到损伤。
作为鉴于上述问题的多层印刷电路板的制造方法,作为一个例子能够举出例如图8的(a)至图8的(f)所示的方法。在该图所示的方法中,首先如图8的(a)所示,在树脂基材121的各面层叠带载体铜箔115s,制造支承体100。带载体铜箔115s与树脂基材121以带载体铜箔115s的载体113s与树脂基材121相对的方式层叠。
接着如图8的(b)所示,在该状态的支承体100的各面,层叠作为带载体铜箔115c与电介质层111的层叠物的电介质-带载体铜箔。该带载体铜箔115c以该电介质层111与支承体100的铜箔112s相对的方式与该支承体100层叠。由此得到层叠体120。层叠前的电介质层111包含B阶状态的热固性树脂。
如图8的(c)所示,在得到的层叠体120中,带载体铜箔115c的载体113c被剥离,铜箔112c在表面露出,通过对露出的铜箔112c进行蚀刻,从而如该图所示那样形成导体图案130。接着,如图8的(d)所示,在形成的导体图案130上层叠绝缘层135,进一步在绝缘层135上层叠铜层137。然后,如图8的(e)所示,在支承体100的铜箔112s与载体113s之间进行剥离。
现有技术文献
专利文献
专利文献1:日本特开2003-292733号公报
发明内容
采用图8的(a)至图8的(e)所示的方法,能够在将对电介质层111的损伤抑制在一定范围内的状态下,制造具有电介质层的印刷电路板。然而,在该方法中,在将电介质层111层叠在支承体100的时间点,由于包含于该电介质层111的热固性树脂处于B阶状态,因此容易由支承体100的厚度的偏差(包含表面的起伏形状)导致在该电介质层111产生厚度的偏差。由于电容器的静电电容依赖于电介质层的厚度,因此若电介质层111的厚度产生偏差,则得到的电容器的静电电容也产生偏差,静电电容的设计值与实际的静电电容值的偏离变大。此外,存在如下情况,若电介质层111为较薄并且断裂应变能较低的较脆的层,则会由支承体100的起伏的大小导致在层叠电介质时产生弯曲,因此不能避免其受到损伤。
因此,本发明的问题在于具有电介质层的印刷电路板的制造方法的改良,更详细地,在于提供一种印刷电路板的制造方法,采用该方法,即使在电介质层111自身的脆性较高的情况下,也能将电介质层的损伤抑制到极限状态并且使厚度难以产生偏差。
本发明提供一种印刷电路板的制造方法,该印刷电路板具有厚度为30μm以下的电介质层,其中,该印刷电路板的制造方法具有如下工序:
准备覆金属层叠板,该覆金属层叠板是通过这样的方法形成的,即,在电介质层的一侧的面层叠第一金属箔并且在电介质层的另一侧的面层叠第二金属箔,并且在第一金属箔隔着剥离层层叠第一载体,在第二金属箔隔着剥离层层叠第二载体;
使用一对所述覆金属层叠板,在树脂基材的各面,以各覆金属层叠板的第一载体与该树脂基材相对的方式,层叠各覆金属层叠板与该树脂基材,形成层叠体;
从所述层叠体剥离第二载体,使第二金属箔露出;
对露出的第二金属箔进行蚀刻,形成导体图案;
在形成的所述导体图案上层叠绝缘层,并且在该绝缘层上层叠金属层;
然后,将所述层叠体在第一载体与第一金属箔之间剥离,
所述电介质层的断裂应变能为1.8MJ以下。
此外,本发明提供一种层叠体,该层叠体包括:
树脂基材;以及
一对覆金属层叠板,该一对覆金属层叠板是通过这样的方法形成的,即,在电介质层的一侧的面层叠第一金属箔并且在电介质层的另一侧的面层叠第二金属箔,并且在第一金属箔隔着剥离层层叠第一载体,在第二金属箔隔着剥离层层叠第二载体,其中,该电介质层的厚度为30μm以下,该电介质层的断裂应变能为1.8MJ以下,
所述层叠体是在所述树脂基材的各面,以各覆金属层叠板的第一载体与该树脂基材相对的方式,层叠各覆金属层叠板与该树脂基材而形成的。
附图说明
图1是示意性地表示在本发明的制造方法中使用的覆金属层叠板的截面构造的图。
图2的(a)及图2的(b)是依次表示图1所示的覆金属层叠板的制造工序的示意图。
图3是示意性地表示使用图1所示的覆金属层叠板形成的层叠体的截面构造的图。
图4是示意性地表示从图3所示的层叠体剥离第二载体的状态下的截面构造的图。
图5是示意性地表示在图4所示的构造的层叠体形成导体图案的状态下的截面构造的图。
图6是示意性地表示在图5所示的层叠体层叠绝缘层及金属层的状态下的截面构造的图。
图7是示意性地表示将图6所示的层叠体在第一金属箔与第一载体之间剥离的状态的图。
图8的(a)至图8的(e)是依次表示基于现有技术的内置有电容器的印刷电路板的制造工序的示意图。
具体实施方式
以下根据其优选实施方式并参照附图对本发明进行说明。本发明的制造方法大致分为以下的第一工序-第六工序。以下,详细说明各工序。
<第一工序>
准备覆金属层叠板,其是通过如下方法做成的:在电介质层的一侧的面层叠第一金属箔并且在另一侧的面层叠第二金属箔,并且在第一金属箔隔着剥离层层叠第一载体,在第二金属箔隔着剥离层层叠第二载体。
<第二工序>
使用一对覆金属层叠板,在树脂基材的各面,以该各覆金属层叠板的第一载体与该树脂基材相对的方式层叠,形成层叠体。
<第三工序>
从层叠体剥离第二载体,使第二金属箔露出。
<第四工序>
对露出的第二金属箔进行蚀刻,形成导体图案。
<第五工序>
在形成的导体图案上层叠绝缘层,并且在该绝缘层上层叠金属层。
<第六工序>
将层叠体在第一载体与第一金属箔之间剥离。
<第一工序>
在第一工序中,准备图1所示的覆金属层叠板10。覆金属层叠板10具有电介质层11。在电介质层11的两个面中,在一侧的面层叠第一金属箔12a。在另一侧的面层叠第二金属箔12b。在第一金属箔12a的面中的、不与电介质层11相对的面层叠第一载体13a。另一方面,在第二金属箔12b的面中的、不与电介质层11相对的面层叠第二载体13b。在第一金属箔12a与第一载体13a之间设置有剥离层14。同样地,在第二金属箔12b与第二载体13b之间也设置有剥离层14。
电介质层11的厚度越薄,其电容量越大,蓄电量也越大。储蓄的电作为电源用电力的一部分被使用,与省电化相关。电介质层11的厚度由产品设计、电路设计的阶段决定,考虑市场的要求水平,在本发明中为30μm以下,优选为16μm以下,更优选为12μm以下,进一步优选为10μm以下,特别优选为5μm以下。电介质层11的厚度的下限没有限定,电介质层11的厚度为不使第一金属箔12a与第二金属箔12b短路的厚度即可。例如优选为0.1μm以上,为了更可靠地防止上述短路,更优选为0.5μm以上。
电介质层11以具有上述范围的厚度作为条件,优选在任意多个位置测量到的厚度的偏差较小。原因在于,通过使厚度的偏差较小,从而自该电介质层11形成的电容器的静电电容难以产生偏差。从该观点来看,电介质层11的厚度的偏差优选为±15%以下,更优选为±10%以下,进一步优选为±8%以下。电介质层11的厚度的偏差是指,通过放大观察(例如放大500倍以上)电介质层11的中心与其端部(例如若电介质层11为矩形则是其四角)的、在厚度方向上的截面,测量总计最少10个点,得到其最大值、最小值及平均值,利用由下述(1)及(2)表示的数值(单位:%)中的值较大的数值来定义电介质层11的厚度的偏差的值。
[100×(最大值-平均值)/平均值] (1)
[100×(平均值-最小值)/平均值] (2)
为了减小电介质层11的厚度的偏差,例如采用后述的方法形成电介质层11即可。
电介质层11包含以热固性树脂为首的各种绝缘树脂。在此所说的热固性树脂是指,固化(交联)后的树脂,而不是处于A阶、B阶状态的热固性树脂。在绝缘树脂是热固性树脂的情况下,作为热固性树脂,能够使用与在印刷电路板的技术领域中使用至今的热固性树脂相同的热固性树脂。作为热固性树脂,能够举出环氧树脂、聚酰亚胺树脂、聚酰胺树脂、聚苯醚树脂、氰酸酯树脂、双马来酰亚胺树脂、酚醛树脂、苯氧基树脂、苯乙烯-丁二烯树脂等。
电介质层11需要在确保作为绝缘层的耐热性及绝缘性的同时还提高电容器的静电电容,为了实现该目的,优选的是含有提高相对介电常数的材料(特别是电介质粒子),并且厚度较薄。其结果,电介质层11的断裂应变能的值与上述热固性树脂本来的断裂应变能的值相比相对变低。
作为电介质层11的优选实施方式,能够举出如下实施方式:不包含用于加强该电介质层11的玻璃织布、玻璃无纺布及纸等纤维状材料,或例如由聚酰亚胺树脂等构成的膜状材料即加强材料的实施方式。从赋予电介质层11强度的观点来看,加强材料是有用的材料。然而另一方面,若使用加强材料则有电介质层11的厚度增加这样的缺点。
在本发明中,与提高电介质层11的强度相比,优先实现印刷电路板的薄型化及内置电容器的高容量化,使电介质层11不含有加强材料。伴随电介质层11的脆性增加及强度降低所产生的问题能够通过采用本发明的制造方法来克服。
电介质层11优选其相对介电常数为10以上,更优选为20以上,进一步优选为40以上。通过将相对介电常数形成为上述值以上,能够使电介质层11变薄,并且容易地提高静电电容。虽然电介质层11的相对介电常数越高越优选,但若考虑与金属箔的密合性、电介质层的强度,则优选为300以下,更优选为200以下,进一步优选为100以下。在此所说的相对介电常数是指,采用分离柱电介质共振法(日文:スプリットポスト誘電体共振法)(使用频率:1GHz)测量的值。
作为用于使电介质层11满足上述相对介电常数的一个方法,优选该电介质层11包含电介质粒子。作为电介质粒子,优选使用相对介电常数为50以上20000以下的电介质粒子,例如能够使用钛酸钡类陶瓷、钛酸钙类陶瓷、钛酸镁类陶瓷、钛酸铋类陶瓷、钛酸锶类陶瓷、锆酸鉛类陶瓷、锆酸钡类陶瓷、锆酸钙类陶瓷等具有钙钛矿构造的复合氧化物。在上述具有钙钛矿构造的复合氧化物中,在欲得到高介电常数的情况下,优选使用钛酸钡类陶瓷、钛酸锶类陶瓷中的至少一者。
从无论何种场所都能够使电介质层11的介电常数保持恒定的方面来看,电介质粒子的粒径优选为0.01μm以上1.0μm以下。在此所说的粒径是指,采用激光衍射散射式粒度分布测量法得到的累计体积50容量%的体积累积粒径D50
从实现静电电容的提高与电介质层11的强度的平衡的观点来看,包含于电介质层11的电介质粒子的比例优选为60质量%以上95质量%以下,更优选为70质量%以上90质量%以下。包含于电介质层11的电介质粒子的比例能够通过使电介质层中的树脂部分升华,根据剩下的粒子的质量来测量。
如上所述,由于不包含加强材料且高浓度地填充电介质粒子的电介质层11具有非常脆的性质,因此能够考虑到,在层叠时的应力较高的情况下,有时不能完全承受其应力而产生裂纹。与此相对,在本发明的制造方法中,能够不在电介质层11产生损伤地进行层叠。
表示所述脆性的物性值能够通过断裂应变能适宜地表示。在形成电介质层11的树脂膜的拉伸实验的应力σ-应变ε曲线中,断裂应变能U(单位:MJ(兆焦))通过下述积分式算出。此外,εb表示断裂时的应变。
[数1]
Figure GDA0001649107430000081
在高浓度地填充有电介质粒子的电介质层11的断裂应变能为1.8MJ以下的情况下,作为本制造方法的效果的电介质层11的损伤抑制效果及厚度偏差抑制效果得到显著发挥,更典型地为1.2MJ以下,进一步典型地为0.8MJ以下,更进一步为0.5MJ以下。断裂应变能U的下限值没有特别的限制,只要为0.01MJ以上,更优选为0.02MJ以上,就能够充分地发挥本发明的效果。
所述断裂应变能较低的电介质层11具有拉伸强度变低的性质。作为表示高相对介电常数的电介质层11的拉伸强度,典型地为60.0MPa以下,更典型地为55.0MPa以下,特别典型地为50.0MPa以下,在上述情况下,进一步有利于本发明的效果发挥作用。
另一方面,就充分地确保电介质层11与金属箔12a、金属箔12b的密合性的方面而言,电介质层11的拉伸强度优选为5.0MPa以上,更优选为8.0MPa以上。
此外,电介质层11在其拉伸断裂伸长率(断裂应变)为5.0%以下,进一步为4.0%以下,特别为1.0%以下这样较低的情况下,进一步有利于本发明的效果发挥作用。
另一方面,就保持能够最低限度地承受印刷电路板制造时的处理这一部分挠性的方面而言,电介质层11的拉伸断裂伸长率(断裂应变)优选为0.05%以上,更优选为0.2%以上。
此外,上述断裂应变能、拉伸强度及拉伸断裂伸长率采用根据按照JISK7161(1994)“塑料—拉伸特性的实验方法”,在测量温度为25℃,标点间的距离为50mm,拉伸速度为1.0mm/min(应变速度2%/min)的条件下进行测量时的应力应变曲线得到的值作为标准条件。此外,在电介质层11的试样长度明显较短,不能取得上述标点间的距离的情况下,也能够采用应变速度2%/min的方法测量。
此外,作为表示上述电介质层11的脆性的另一物性值,有挤压弹性模量Eit。电介质层11的挤压弹性模量Eit为4800N/mm2以上,进一步为6000N/mm2以上,特别为8000N/mm2以上,这样的较高的挤压弹性模量是典型的。该挤压弹性模量Eit采用依据ISO14577(2015)且通过纳米压痕法测量得到的值。
与电介质层11相邻配置的第一金属箔12a及第二金属箔12b的厚度没有特别的限制,可以较薄,或者也可以较厚。上述金属箔12a、金属箔12b的厚度优选设定为例如0.1μm以上70μm以下。金属箔12a、金属箔12b可以是轧制箔、电解箔、气相箔中的任一种。金属箔12a、金属箔12b的厚度及/或种类可以相同,或者也可以不同。作为金属箔12a、金属箔12b,例如能够举出铜箔作为代表性的金属箔,也可以使用除此以外的金属箔。
从充分地确保电介质层11的厚度,使静电电容足够高的观点来看,优选第一金属箔12a及第二金属箔12b的面中的、与电介质层11相对的面的粗糙度较低。从该观点来看,在用十点平均粗糙度Rz(JIS B0601-1994)表示第一金属箔12a及第二金属箔12b中的、与电介质层11相对的面的表面粗糙度时,Rz优选为1.5μm以下,更优选为1.0μm以下,进一步优选为不作粗化处理。由此,容易使电介质层11的厚度均匀。
为了提高第一金属箔12a及第二金属箔12b的操作性,第一载体13a及第二载体13b主要作为支承金属箔12a、金属箔12b的支承体被使用。构成载体13a、载体13b的材料没有特别的限定,但能够使用例如聚对苯二甲酸乙二醇酯膜、聚萘二甲酸乙二醇酯膜、芳族聚酰胺膜、聚酰亚胺膜、聚酰胺膜、液晶聚合物膜等树脂膜,铜箔、铜合金箔、铝箔、在铝箔的表面设置有铜或锌等金属镀层的复合金属箔、不锈钢箔等。载体13a、载体13b的厚度及/或材质可以相同,或者也可以不同。在上述材料中,从载体13a、载体13b与金属箔12a、金属箔12b的剥离强度稳定性及保持载体13a、载体13b的刚性的方面来看,构成载体13a、载体13b的材料优选为铜箔及铜合金箔,更优选为铜箔。此外,载体13a、载体13b的厚度可以与金属箔12a、金属箔12b的厚度独立地设定。一般地,载体13a、载体13b比金属箔12a、金属箔12b厚,但在载体13a、载体13b由金属构成的情况下,根据需要,也能够使载体13a、载体13b比金属箔12a、金属箔12b薄。
位于第一金属箔12a与第一载体13a之间的剥离层14及位于第二金属箔12b与第二载体13b之间的剥离层14用于使金属箔12a、金属箔12b与载体13a、载体13b之间的剥离性良好。作为剥离层14,能够不特别限制地使用与在带载体金属箔的技术领域中使用至今的剥离层相同的剥离层。剥离层14可以是有机剥离层及无机剥离层中的任一者。作为使用于有机剥离层的有机成分的例子,能够举出含氮有机化合物、含硫有机化合物及羟酸等。另一方面,作为使用于无机剥离层的无机成分的例子,能够举出Ni、Mo、Co、Cr、C、Al、Fe、Ti、W、P、Zn、铬酸盐处理膜等。
图1所示的覆金属层叠板10例如能够采用如下所述的方法制造。即,如图2的(a)所示,在预先制造的带载体金属箔15a的第一金属箔12a的表面,涂布包含电介质的粒子的树脂溶液。树脂溶液例如包含电介质的粒子、固化前的热固性树脂、固化剂及有机溶剂等。通过使由树脂溶液的涂布形成的涂膜干燥,形成半固化状态、即B阶状态的电介质层11’。在干燥中,能够采用单纯风干、加热干燥或将它们组合使用等方法,干燥环境也能够与工序相配合地任意采用空气干燥、减压干燥等。
接着,如图2的(b)所示,将形成有B阶状态的电介质层11’的带载体金属箔15a与形成有该电介质层11’的另一带载体金属箔15b层叠。带载体金属箔15b具有与带载体金属箔15a相同的层结构。带载体金属箔15b可以与带载体金属箔15a完全相同,或者也可以在层结构相同范围内,各层的厚度等不同。如该图所示,带载体金属箔15a与带载体金属箔15b的层叠以带载体金属箔15a的电介质层11’与带载体金属箔15b的电介质层11’相对的方式进行。该情况下,优选带载体金属箔15b的第二金属箔12b的粗糙度较低。其理由与降低第一金属箔12a的粗糙度的理由相同。在层叠完带载体金属箔15a、带载体金属箔15b这两个金属箔之后,通过在加热下加压,从而使电介质层11’固化进而接合带载体金属箔15a、带载体金属箔15b这两个金属箔。由此得到图1所示的覆金属层叠板10。
此外,在覆金属层叠板10的制造中,也可以代替所述层叠方法,将形成有B阶状态的电介质层11’的带载体金属箔15a与另外准备的另一带载体金属箔15b(即,金属箔12b与载体13b隔着剥离层14层叠而成的带载体金属箔)层叠。该情况下,两者的层叠以带载体金属箔15a的电介质层11’与带载体金属箔15b的金属箔12b相对的方式进行。
<第二工序>
在本工序中,如图3所示,层叠在第一工序中准备的覆金属层叠板10与树脂基材21,形成层叠体20。树脂基材21可以是重叠需要张数的预浸体等而成的绝缘树脂基材,该预浸体是使绝缘性树脂(环氧树脂、氰酸酯树脂、双马来酰亚胺三嗪树脂、聚苯醚树脂、酚醛树脂、聚酰亚胺树脂等)含浸在例如玻璃织布、玻璃无纺布及纸等纤维状材料而成的。或者,也可以使用包含环氧树脂、聚酰亚胺树脂或聚酯树脂等绝缘树脂的绝缘树脂层作为树脂基材。无论在使用哪一种树脂基材21的情况下,均优选该树脂基材21处于B阶状态。树脂基材的厚度没有特别的限制,一般来说优选为10μm以上1000μm以下,进一步优选为20μm以上400μm以下。
如图3所示,在第一工序中准备的覆金属层叠板10配置于树脂基材21的各面。即,使用一对覆金属层叠板10。并且,使各覆金属层叠板10的一侧的载体与树脂基材21的各面相对并层叠。接着,通过在加热下加压,使处于B阶状态的树脂基材21固化,使树脂基材21与一对覆金属层叠板10接合在一起。通过该接合得到层叠体20。因此,该层叠体20包括树脂基材21以及覆金属层叠板10,该覆金属层叠板10是通过如下方式形成的:在电介质层11的一侧的面层叠第一金属箔12a并且在另一侧的面层叠第二金属箔12b,并且在第一金属箔12a隔着剥离层14层叠第一载体13a,在第二金属箔12b隔着剥离层14层叠第二载体13b,该层叠体20是以覆金属层叠板10的第一载体13a与树脂基材21相对的方式层叠覆金属层叠板10与树脂基材21而形成的。更详细地说,是在树脂基材21的各面,以各覆金属层叠板10、10的第一载体13a、13a与树脂基材21相对的方式层叠各覆金属层叠板10、10与树脂基材21而形成的。
由于覆金属层叠板10是将金属箔直接贴合于涂敷的树脂溶液从而制作成的,因此电介质层11的厚度的偏差较小。并且由于覆金属层叠板10的电介质层11已经处于固化的状态,因此该电介质层11的厚度产生变化的可能性非常低。因此,通过使用具有该电介质层11的覆金属层叠板10来制造印刷电路板,从而内置于印刷电路板的电容器的静电电容难以产生偏差。并且,由于电介质层11不含有作为有可能增加该电介质层11的厚度的材料的加强材料,例如纤维状材料、膜状材料,因此该电介质层11不受到由该加强材料的存在所导致的对厚度的制约。其结果,能够容易地提高电容器的静电电容。与此作为对照,在背景技术条目中叙述的图8所示的技术中,电介质层111受到树脂基材121的厚度偏差的影响。
<第三工序及第四工序>
在本工序中,如图4所示,从层叠体20剥离各第二载体13b、13b,使各第二金属箔12b、12b露出(第三工序)。接着,如图5所示,对露出的各第二金属箔12b、12b进行蚀刻,形成导体图案30(第四工序)。该导体图案30可以是电容器的相对电极。此外,可以是与该对向电极连接的信号线、电源线或地线。导体图案30的形成方法没有特别的限制,例如能够使用在印刷电路板的技术领域中使用至今的减成法。作为一个例子,整平露出的各第二金属箔12b、12b,在其上粘贴干膜,形成抗蚀涂层。在该抗蚀涂层曝光显影出包含电容器电路的电气电路,形成蚀刻图案。之后,例如利用蚀刻液进行电路蚀刻,形成导体图案。由于电介质层11被树脂基材21及第一载体13a、13a支承,因此到形成电路为止进行的各种工序中的处理性良好。此外,即使在蚀刻时实施喷压也能够抑制电介质层11的破坏。
<第五工序>
在本工序中,如图6所示,在包含第四工序中形成的导体图案30的层叠体20的露出面上,层叠绝缘层35、35及金属层37、37。绝缘层35及金属层37的层叠方法没有特别的限制。例如也能够另外预先准备绝缘层35及铜层等金属层37,将它们层叠在层叠体20的导体图案30的露出面。例如作为绝缘层35,首先使用与对第二工序所说明的树脂基材21同种的材料,将其层叠在导体图案30上并且在绝缘层35上层叠金属层37。优选的是,绝缘层35在与层叠体20层叠前的状态下,处于半固化的B阶状态,将该状态的绝缘层35与金属层37一起层叠于层叠体20,通过在加热下加压,使绝缘层35固化,从而使上述三者接合一体化。此外,也可以是,不另外准备绝缘层35及金属层37,而是通过使用带树脂金属箔来进行上述层叠。金属箔的厚度根据作为目的的印刷电路板的具体用途选择适当的值。
作为所述金属层37,能够使用以铜箔为首的各种金属箔。例如能够使用轧制箔、电解箔及气相箔等。在金属层37较薄的情况下,也可以不单独使用金属箔,而使用带载体金属箔形成该金属层37。
<第六工序>
在本工序中,如图7所示,将第五工序中使绝缘层35及金属层37层叠而成的层叠体20在第一金属箔12a与第一载体13a之间剥离。之后,通过采用公知的方法进行电路形成,得到具有电介质层11的多层印刷电路板。如上述那样得到的印刷电路板根据其具体的用途可以直接使用,或者也可以进一步实施层叠等加工。
如上所述,对于本制造方法而言,即使电介质层11不包含加强材料,在印刷电路板的制造过程中,从难以在电介质层产生裂纹等缺陷的方面来看,与例如专利文献1中记载的技术相比也非常有利。此外,由于使用已经固化的状态的电介质层11制造印刷电路板,因此在印刷电路板的制造过程中,电介质层11的厚度难以变化,因此内置于印刷电路板的电容器的静电电容难以产生偏差。并且采用本制造方法,能够以与现有方法相同或比其少的工序数制造内置有电容器的印刷电路板。
以上,根据其优选实施方式对本发明进行了说明,但本发明不限于所述实施方式。
产业上的可利用性
如以上所详细叙述的那样,采用本发明的制造方法,内置于印刷电路板的电容器的静电电容难以产生偏差。此外即使在电介质层11自身的脆性较高的情况下,也能够更有效地抑制在电介质层产生裂纹等缺陷。并且,能够以与现有方法相同或比其少的工序数制造内置有电容器的印刷电路板。

Claims (20)

1.一种印刷电路板的制造方法,该印刷电路板具有厚度为30μm以下的电介质层,其中,
该印刷电路板的制造方法具有如下工序:
准备覆金属层叠板,该覆金属层叠板是通过这样的方法形成的,即,在电介质层的一侧的面层叠第一金属箔并且在电介质层的另一侧的面层叠第二金属箔,并且在第一金属箔隔着剥离层层叠第一载体,在第二金属箔隔着剥离层层叠第二载体;
使用一对所述覆金属层叠板,在树脂基材的各面,以各覆金属层叠板的第一载体与该树脂基材相对的方式,层叠各覆金属层叠板与该树脂基材,形成层叠体;
从所述层叠体剥离第二载体,使第二金属箔露出;
对露出的第二金属箔进行蚀刻,形成导体图案;
在形成的所述导体图案上层叠绝缘层,并且在该绝缘层上层叠金属层;
然后,将所述层叠体在第一载体与第一金属箔之间剥离,
所述电介质层的断裂应变能为1.8MJ以下。
2.根据权利要求1所述的印刷电路板的制造方法,其中,
所述电介质层的拉伸强度为60.0MPa以下,所述电介质层的拉伸断裂伸长率为5.0%以下。
3.根据权利要求1所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用厚度的偏差为±15%以下的电介质层。
4.根据权利要求2所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用厚度的偏差为±15%以下的电介质层。
5.根据权利要求1所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用相对介电常数为10以上的电介质层。
6.根据权利要求2所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用相对介电常数为10以上的电介质层。
7.根据权利要求3所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用相对介电常数为10以上的电介质层。
8.根据权利要求4所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用相对介电常数为10以上的电介质层。
9.根据权利要求1至8中任一项所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用在电介质层中包含电介质粒子的电介质层。
10.根据权利要求1至8中任一项所述的印刷电路板的制造方法,其中,
作为所述电介质层,使用在电介质层中包含60质量%以上且95质量%以下的电介质粒子的电介质层。
11.一种层叠体,其中,该层叠体包括:
树脂基材;以及
一对覆金属层叠板,该覆金属层叠板是通过这样的方法形成的,即,在电介质层的一侧的面层叠第一金属箔并且在电介质层的另一侧的面层叠第二金属箔,并且在第一金属箔隔着剥离层层叠第一载体,在第二金属箔隔着剥离层层叠第二载体,其中,该电介质层的厚度为30μm以下,该电介质层的断裂应变能为1.8MJ以下,
所述层叠体是在所述树脂基材的各面,以各覆金属层叠板的第一载体与该树脂基材相对的方式,层叠各覆金属层叠板与该树脂基材而形成的。
12.根据权利要求11所述的层叠体,其中,
所述电介质层的拉伸强度为60.0MPa以下,所述电介质层的拉伸断裂伸长率为5.0%以下。
13.根据权利要求11所述的层叠体,其中,
所述电介质层的厚度的偏差为±15%以下。
14.根据权利要求12所述的层叠体,其中,
所述电介质层的厚度的偏差为±15%以下。
15.根据权利要求11所述的层叠体,其中,
所述电介质层的相对介电常数为10以上。
16.根据权利要求12所述的层叠体,其中,
所述电介质层的相对介电常数为10以上。
17.根据权利要求13所述的层叠体,其中,
所述电介质层的相对介电常数为10以上。
18.根据权利要求14所述的层叠体,其中,
所述电介质层的相对介电常数为10以上。
19.根据权利要求11至18中任一项所述的层叠体,其中,
所述电介质层中包含电介质粒子。
20.根据权利要求11至18中任一项所述的层叠体,其中,
所述电介质层中包含60质量%以上且95质量%以下的电介质粒子。
CN201680064369.6A 2015-11-19 2016-11-18 具有电介质层的印刷电路板的制造方法 Active CN108353509B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPPCT/JP2015/082627 2015-11-19
PCT/JP2015/082627 WO2017085849A1 (ja) 2015-11-19 2015-11-19 誘電体層を有するプリント配線板の製造方法
PCT/JP2016/084204 WO2017086418A1 (ja) 2015-11-19 2016-11-18 誘電体層を有するプリント配線板の製造方法

Publications (2)

Publication Number Publication Date
CN108353509A CN108353509A (zh) 2018-07-31
CN108353509B true CN108353509B (zh) 2020-08-07

Family

ID=58718994

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680064369.6A Active CN108353509B (zh) 2015-11-19 2016-11-18 具有电介质层的印刷电路板的制造方法

Country Status (7)

Country Link
US (1) US10342143B2 (zh)
JP (1) JP6907123B2 (zh)
KR (1) KR102547533B1 (zh)
CN (1) CN108353509B (zh)
MY (1) MY193835A (zh)
TW (1) TWI731894B (zh)
WO (2) WO2017085849A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017154167A1 (ja) * 2016-03-10 2017-09-14 三井金属鉱業株式会社 多層積層板及びこれを用いた多層プリント配線板の製造方法
KR20190116139A (ko) * 2019-07-22 2019-10-14 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
CN114698223A (zh) * 2020-12-29 2022-07-01 广东生益科技股份有限公司 一种覆不对称金属箔的层压板和包含其的印刷线路板
WO2022153275A1 (en) * 2021-01-18 2022-07-21 Vayyar Imaging Ltd. Systems and methods for improving high frequency transmission in printed circuit boards
WO2023189300A1 (ja) * 2022-03-29 2023-10-05 三井金属鉱業株式会社 キャパシタ内蔵型プリント配線板及び多層プリント配線板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102481759A (zh) * 2009-07-07 2012-05-30 Jx日矿日石金属株式会社 铜箔复合体
CN103213935A (zh) * 2006-09-06 2013-07-24 伊利诺伊大学评议会 二维器件阵列
CN103429424A (zh) * 2011-03-31 2013-12-04 Jx日矿日石金属株式会社 金属箔复合体和使用其的挠性印刷基板、以及成形体及其制造方法
CN103620733A (zh) * 2011-05-23 2014-03-05 新加坡国立大学 转印薄膜的方法
CN103796972A (zh) * 2011-09-07 2014-05-14 株式会社村田制作所 陶瓷生片和层叠陶瓷电子部件
JP2014217992A (ja) * 2013-05-07 2014-11-20 Jx日鉱日石金属株式会社 積層体、銅張積層体、フレキシブル配線板及び立体成型体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333627B1 (ko) 2000-04-11 2002-04-22 구자홍 다층 인쇄회로기판 및 그 제조방법
JP4148501B2 (ja) * 2002-04-02 2008-09-10 三井金属鉱業株式会社 プリント配線板の内蔵キャパシタ層形成用の誘電体フィラー含有樹脂及びその誘電体フィラー含有樹脂を用いて誘電体層を形成した両面銅張積層板並びにその両面銅張積層板の製造方法
JP4029732B2 (ja) * 2003-01-17 2008-01-09 宇部興産株式会社 低誘電率ポリイミド基板の製造法
JP2007123940A (ja) * 2003-06-27 2007-05-17 Tdk Corp コンデンサを内蔵した基板およびその製造方法
US8062539B2 (en) * 2004-08-10 2011-11-22 Mitsui Mining & Smelting Co., Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board obtained by the same
KR100688743B1 (ko) * 2005-03-11 2007-03-02 삼성전기주식회사 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법
JP2007214427A (ja) 2006-02-10 2007-08-23 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP4533449B2 (ja) * 2008-10-16 2010-09-01 新光電気工業株式会社 配線基板の製造方法
JP4546581B2 (ja) * 2010-05-12 2010-09-15 新光電気工業株式会社 配線基板の製造方法
JP5826322B2 (ja) * 2014-03-25 2015-12-02 Jx日鉱日石金属株式会社 表面処理銅箔、銅張積層板、プリント配線板、電子機器、半導体パッケージ用回路形成基板、半導体パッケージ及びプリント配線板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103213935A (zh) * 2006-09-06 2013-07-24 伊利诺伊大学评议会 二维器件阵列
CN102481759A (zh) * 2009-07-07 2012-05-30 Jx日矿日石金属株式会社 铜箔复合体
CN103429424A (zh) * 2011-03-31 2013-12-04 Jx日矿日石金属株式会社 金属箔复合体和使用其的挠性印刷基板、以及成形体及其制造方法
CN103620733A (zh) * 2011-05-23 2014-03-05 新加坡国立大学 转印薄膜的方法
CN103796972A (zh) * 2011-09-07 2014-05-14 株式会社村田制作所 陶瓷生片和层叠陶瓷电子部件
JP2014217992A (ja) * 2013-05-07 2014-11-20 Jx日鉱日石金属株式会社 積層体、銅張積層体、フレキシブル配線板及び立体成型体

Also Published As

Publication number Publication date
US10342143B2 (en) 2019-07-02
US20180332721A1 (en) 2018-11-15
WO2017086418A1 (ja) 2017-05-26
TW201725953A (zh) 2017-07-16
KR102547533B1 (ko) 2023-06-26
WO2017085849A1 (ja) 2017-05-26
MY193835A (en) 2022-10-27
TWI731894B (zh) 2021-07-01
JP6907123B2 (ja) 2021-07-21
JPWO2017086418A1 (ja) 2018-09-06
CN108353509A (zh) 2018-07-31
KR20180083317A (ko) 2018-07-20

Similar Documents

Publication Publication Date Title
CN108353509B (zh) 具有电介质层的印刷电路板的制造方法
JP6860604B2 (ja) 熱可塑性液晶ポリマーフィルム、回路基板、およびそれらの製造方法
US6693793B2 (en) Double-sided copper clad laminate for capacitor layer formation and its manufacturing method
US10524360B2 (en) Copper clad laminate for forming of embedded capacitor layer, multilayered printed wiring board, and manufacturing method of multilayered printed wiring board
US20080311358A1 (en) Fluorine Resin Laminated Substrate
CN114514798B (zh) 两面覆铜层叠板
KR100620474B1 (ko) 내열성 플랙서블 적층판의 제조 방법 및 그에 따라제조되는 내열성 플랙서블 적층판
US7186311B2 (en) Process for producing substrate for flexible circuit board
US11285700B2 (en) Multilayer laminate and method for producing multilayer printed wiring board using same
JP2007081274A (ja) フレキシブル回路用基板
WO2023145135A1 (ja) 積層体、及び該積層体を有する金属張積層板
JP2021104624A (ja) 積層板
KR20150002287A (ko) 코어 기판 및 코어 기판 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant