CN108351659A - 多输入调节器电路 - Google Patents

Abstract

本文中描述的实施例涉及用于其中具有多个功率路径的多输入调节器电路的改进的电路技术。多输入调节器电路可以被配置为通过利用从每个电源到调节器电路的输出的功率路径中的单个功率晶体管来最小化集成电路面积。单个功率晶体管适用于提供电源选择和电源调节功能两者，从而代替传统设计的功率选择晶体管和功率调节晶体管。

Description

多输入调节器电路

相关申请的交叉引用

本申请要求于2015年11月18日提交的美国专利申请号14/945,320的优先权，其内容出于所有目的通过引用整体并入本文。

技术领域

本文中公开的至少某些实施例一般地涉及电子电路，并且更具体地涉及改进的调节器电路配置。

背景技术

电子系统通常需要一个或多个调节的电压来向各种子系统供电。调节器是一种可以接收输入电压并且产生可以处于与输入电压不同的电压水平的调节的输出电压的电路。一种常见类型的调节器电路是低压差调节器(“LDO”)。LDO调节器是一种即使在输入(或电源)电压接近输出电压时也可以调节输出电压的DC线性电压调节器。

开关模式充电器、线性电池充电器、降压/升压调节器和其他相关的电力充电设备包括被配置为向功率晶体管驱动器的低压侧和高压侧供电的板载LDO电路。这样的LDO调节器电路通常包括多个输入电源。对于单输入充电器，LDO调节器通常具有两个电源，诸如通用串行总线(“USB”)输入电源和电池输入电源。而对于双输入充电器，LDO调节器通常具有三个电源，诸如USB、直流(“DC”)和电池电源。

为了支持多个输入电源，LDO调节器包括选择逻辑，选择逻辑被配置用于从输入电源的多个功率路径中选择有效功率路径并且用于防止从有效功率路径到非有效功率路径的反向功率泄露。因此，LDO调节器应当适用于从多个输入电源中的每一个选择输入电源并且对其进行加电，并且还适用于将多个电源彼此隔离以防止反向功率泄露。

传统上，使用LDO调节器中的输入功率多路复用器(“MUX”)作为选择逻辑以选择将向LDO调节器输出提供功率的输入电源(例如，USB、DC或电池)来解决这个多输入功率路径选择选项。MUX选择逻辑配置需要在从输入电源到LDO调节器的输出的功率路径中串联两个或更多个功率晶体管。功率晶体管通常很大，因为它们从电源向LDO调节器电路的输出传导功率。因此，在集成电路器件面积方面，在功率路径中串联多个晶体管是昂贵的。

图1描绘了在功率路径中使用MUX选择逻辑的传统LDO调节器电路配置的示例电路图。在该图中，电路10包括与LDO调节器电路120耦合的功率MUX 101。值得注意的是，在从输入电源到LDO调节器电路的输出LDO_Out的每个功率路径中存在串联的两个或更多个功率晶体管。

功率MUX 101包括在从第一电源PWR_SRC1(USB)到LDO_Out的第一功率路径中的功率P型场效应晶体管(“PFET”)102。经由反相器电路105在PFET 102的栅极端子处接收使能信号EN_Path1，以基于使能信号EN_Path1的极性来激活或去激活第一功率路径中的功率PFET 102。功率MUX 101进一步包括在从第二电源PWR_SRC2(电池)到LDO_Out的第二功率路径中串联的两个功率PFET 104和106。经由反相器电路107在功率PFET 104和106的栅极端子处接收使能信号EN_Path2，以基于使能信号EN_Path2的极性来激活或去激活第二功率路径中的功率PFET 104和106。

另外，在第一功率路径和第二功率路径中，PFET 102、104和106进一步分别与LDO调节器120中的PFET 108串联连接。PFET 108由LDO调节器120中的运算放大器110激活和去激活。因此，在电路10的传统配置中，在第一功率路径中串联连接有两个功率PFET102和108，并且在第二功率路径中串联连接有三个功率PFET 104、106和108。

需要功率晶体管从电源向LDO调节器的输出传导功率。因此功率晶体管的器件尺寸必须很大以适应电路中传导功率。另外，PFET的尺寸通常比N型场效应晶体管(“NFET”)的尺寸大。因此，为了在集成电路器件面积方面降低LDO调节器电路的整体成本，期望使功率路径中的功率晶体管的数目和尺寸最小化。

发明内容

本文中描述的实施例涉及一种多输入调节器电路中的改进的电路技术。在至少某些实施例中，调节器电路可以包括LDO调节器电路。在一个实施例中，调节器电路包括第一功率路径和至少第二功率路径。第一功率路径包括：(1)串联连接在第一输入电源与调节器电路的输出之间的仅单个第一功率晶体管，以及(2)第一开关，其输出与第一功率晶体管的体端子耦合以基于第一路径使能信号的极性来选择性地将第一功率晶体管的体端子连接到接地电位。第二功率路径包括：(1)串联连接在第二输入电源与调节器电路的输出之间的仅单个第二功率晶体管，以及(2)第二开关，其输出与第二功率晶体管的体端子耦合以基于第二路径使能信号的极性来选择性地将第二功率晶体管的体端子连接到接地电位。

调节器电路被配置为基于路径使能信号的极性来选择哪个输入电源向调节器电路的输出供电。第一路径使能信号和第二路径使能被配置为基于第一路径使能信号和第二路径使能信号的极性来在任何一个时间仅激活第一功率路径或第二功率路径，并且防止从有效功率路径到一个或多个非有效功率路径的反向功率泄露。功率路径中的单个功率晶体管适用于提供电源选择和电源调节功能两者。

当第一功率晶体管从第一输入电源向调节器电路的输出传导功率时，第二功率晶体管的栅极端子和背栅端子基于第二路径使能信号的极性来被选择性地连接到接地电位，并且当第二功率晶体管从第二输入电源向调节器电路的输出传导功率时，第一功率晶体管的栅极端子和背栅端子基于第一功率使能信号的极性来被选择性地连接到接地电位。

调节器电路进一步包括调节放大器电路，该调节放大器电路包括耦合在接地电位与被配置为激活或去激活第一功率晶体管的第一电流源之间的第一传输门电路、以及耦合在接地电位与被配置为激活或去激活第二功率晶体管的第二电流源之间的第二传输门电路。调节放大器电路进一步包括运算放大器，该运算放大器的输出与第一传输门电路和第二传输门电路耦合以基于第一路径使能信号和第二路径使能信号的极性来选择性地将第一传输门电路或第二传输门电路连接到接地电位。运算放大器包括与参考电压耦合的第一放大器输入端子和被耦合以从电阻分压器网络接收反馈电压的第二放大器输入端子，电阻分压器网络与调节器电路的输出耦合。

在至少某些实施例中，调节器电路可以进一步包括附加的功率路径和相应的路径使能信号。调节器电路被配置为基于相应路径使能信号的极性来选择哪个输入电源向调节器电路的输出供电。

在另一实施例中，公开了一种调节器电路中的方法。该方法包括交替地在第一功率路径处接收第一路径使能信号以及在第二功率路径处接收至少第二路径使能信号。第一功率路径包括：(1)串联连接在第一输入电源与调节器电路的输出之间的仅单个第一功率晶体管，以及(2)第一开关，其具有与第一功率晶体管的体端子耦合的输出，并且第二功率路径包括：(1)串联连接在第二输入电源与调节器电路的输出之间的仅单个第二功率晶体管，以及(2)第二开关，其具有与第二功率晶体管的体端子耦合的输出。

该方法进一步包括基于第一路径使能信号的极性来选择性地将第一功率晶体管的体端子连接到接地电位，或者基于第二路径使能信号的极性来选择性地将第二功率晶体管的体端子连接到地电位。基于第一路径使能信号和第二路径使能信号的极性，一次仅激活一个功率路径，以防止从有效功率路径到一个或多个非有效功率路径的反向功率泄漏。

在其他实施例中，公开了一种调节器电路部件。调节器电路部件包括用于在第一功率路径处接收第一路径使能信号的部件和至少用于在第二功率路径处接收第二路径使能信号的部件。第一功率路径包括：(1)串联连接在第一输入电源与调节器电路的输出之间的仅单个第一功率晶体管，以及(2)第一开关，其具有与第一功率晶体管的体端子耦合的输出，并且第二功率路径包括：(1)串联连接在第二输入电源与调节器电路的输出之间的仅单个第二功率晶体管，以及(2)第二开关，其具有与第二功率晶体管的体端子耦合的输出。

调节器电路部件进一步包括用于基于第一路径使能信号的极性来选择性地将第一功率晶体管的体端子连接到接地电位或者基于第二路径使能信号的极性来选择性地将第二功率晶体管的体端子连接到接地电位的部件，其中基于路径使能信号的极性，一次仅有一个功率路径是有效的，以防止从有效功率路径到一个或多个非有效功率路径的反向功率泄漏。

以下详细描述和附图提供了对本发明的性质和优点的更好的理解。

附图说明

为了更好地理解至少某些实施例，将参考以下详细描述，其将结合附图来阅读。

图1描绘了在功率路径中使用多路复用器选择逻辑的现有技术的低压差调节器电路配置的电路图。

图2描绘了在功率路径中包括单个晶体管的双输入LDO调节器电路配置的示例实施例的电路图。

图3描绘了当第一功率路径中的第一功率晶体管导通并且第二功率路径中的第二功率晶体管的栅极和背栅连接到接地电位时图2的双输入LDO调节器电路配置的示例实施例的等效电路图。

图4描绘了当第二功率路径中的第二功率晶体管导通并且第一功率路径中的第一功率晶体管的栅极和背栅连接到接地电位时图2的双输入LDO调节器电路配置的示例实施例的等效电路图。

图5描绘了在功率路径中包括单个晶体管的三输入LDO调节器电路配置的示例实施例的电路图。

图6A至图6B描绘了根据本文中描述的技术的多输入LDO调节器电路配置中的处理的示例实施例的流程图。

具体实施方式

贯穿整个说明书，为了解释的目的，阐述了很多具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节中的一些的情况下实践本文中描述的技术。在其他情况下，可以以框图形式示出公知的结构和设备以避免模糊本发明的基本原理。

I.示例性电路

以下提供了可以实现本文中描述的实施例的示例电路的描述。虽然某些元件可以被描绘为分离的组件，但是在一些情况下，一个或多个组件可以被组合成单个组件或设备。同样，虽然某些功能可以被描述为由电路内的单个元件或组件执行，但是该功能在一些情况下可以由以功能协调的方式一起工作的多个元件或组件来执行。

另外，硬连线电路可以独立使用或与固件或软件组合使用以实现本文中描述的新颖电路技术。所描述的功能可以由包含用于执行操作的硬连线逻辑的定制硬件组件、或由硬件、固件和软件编程的计算机组件的任何组合来执行。本文中描述的技术不限于硬件电路的任何特定组合。

如上所述，期望使得LDO调节器电路的功率路径中的集成电路器件面积最小化。另外，对于多输入LDO调节器电路，将功率路径彼此隔离防止从有效功率路径到一个或多个非有效功率路径的反向功率泄漏。本文中描述的电路技术利用在从各个电源到LDO调节器电路的输出的每个功率路径中串联连接的单个功率晶体管来实现，以便使集成电路器件面积最小化。此外，单个功率晶体管被实现为NFET器件而不是PFET器件，以进一步增加集成电路器件面积的节省，因为PFET器件通常比NFET器件占用更多的集成电路器件面积。每个功率路径中的单个功率NFET被配置为提供电源选择和电源调节功能两者。

图2描绘了在功率路径中包括单个晶体管的双输入LDO调节器电路配置的示例实施例的电路图。在所示实施例中，电路20包括从第一电源PWR_SRC1(USB)通过第一功率NFET202到LDO调节器电路LDO_Out的输出的第一功率路径、以及从第二电源PWR_SRC2(电池)通过第二功率NFET 204到LDO_Out的第二功率路径。第一开关电路205与第一功率NFET 202的体端子耦合，以基于在第一开关电路205的输入处接收的第一功率路径使能信号EN_Path1的极性来选择性地将NFET 202的体端子连接到接地。第二开关电路207与第二功率NFET204的体端子耦合，以基于在第二开关电路207的输入处接收的第二功率路径使能信号EN_Path2的极性来选择性地将NFET 204的体端子连接到接地。

第一功率路径使能信号EN_Path1和第二功率路径使能信号EN_Path2分别被配置为分别基于第一路径使能信号EN_Path1和第二路径使能信号EN_Path2的极性来在任何给定时间处仅激活第一功率路径或第二功率路径。当第一功率路径被启用时，第二功率NFET204的体端子基于第二路径使能信号EN_Path2的极性经由第二开关207选择性地连接到接地电位，并且当第二功率NFET 204被激活并且从第二输入电源PWR_SRC2向LDO_Out传导功率时，第一功率NFET202的体端子基于第一功率使能信号EN_Path1的极性经由第一开关205选择性地连接到接地电位。

在一个实施例中，开关205和207包括使用三态缓冲器电路实现的用于选择性地将晶体管202和204的背栅(即，体端子)连接到接地的背栅开关。除了高逻辑水平和低逻辑水平之外，三态逻辑允许输出假定高阻抗状态，有效地消除了来自电路的输出。高阻抗(“Hi-Z”)状态适用于在被激活时消除来自电路的其余部分的器件影响。在被激活时，三态缓冲器的输出会跟随输入，如导通开关。当输出为三态(即，处于Hi-Z状态)时，它们对电路的其余部分的影响将被消除，并且当没有其他电路元件正在驱动其状态时，三态缓冲器的输出节点将“浮置”。然而，应当注意，本文中描述的实施例不限于使用三态缓冲器，因为本领域技术人员将意识到，可以使用其他等同的选择逻辑。

因此，LDO调节器电路20被配置为基于第一路径使能信号和第二路径使能信号的极性来选择哪个输入电源向输出LDO_Out供电，并且防止从有效功率路径到一个或多个非有效功率路径的反向功率泄漏。

当第一功率NFET 202被启用并且从第一输入电源PWR_SRC1向输出LDO_Out传导功率时，第一功率路径使能信号EN_Path1的极性可以被设置为高(即，逻辑状态1)，并且第二功率路径使能信号EN_Path2的极性可以被设置为低(即，逻辑状态0)。与第一功率NFET 202的体端子耦合的第一开关205将处于其Hi-Z状态，并且与第二功率NFET 204的体端子耦合的第二开关207将导电并且将第二功率NFET 204的体端子连接到接地。

并且，当第二功率NFET 204被启用并且从第二输入电源PWR_SRC2向输出LDO_Out传导功率时，第二功率路径使能信号EN_Path2的极性可以被设置为高(即，逻辑状态1)，并且第一功率路径使能信号EN_Path2的极性可以被设置为低(即，逻辑状态0)。与第二功率NFET 204的体端子耦合的第二开关207将处于其Hi-Z状态，并且与第一功率NFET 202的体端子耦合的第一开关205将导电并且将第一功率NFET的体端子连接到接地。

电路20进一步包括与第一功率路径和第二功率路径耦合的调节放大器电路201。调节放大器电路201包括包含NFET器件211和212的第一传输门(pass gate)电路240、包含NFET器件213和214的第二传输门电路242、以及运算放大器220。第一传输门电路240耦合在接地与第一电流源208之间。第一电流源208被配置为激活或去激活第一功率NFET 202的栅极端子以允许功率通过第一功率路径从第一电源PWR_SRC1流到输出LDO_Out。类似地，第二传输门电路242耦合在接地与第二电流源209之间。第二电流源209被配置为激活或去激活第二功率NFET 204的栅极端子以允许功率通过第二功率路径从第二电源PWR_SRC2流到输出LDO_Out。

运算放大器220包括被配置为接收参考电压Vref的第一输入端子和被耦合以从电阻分压器网络接收反馈电压的第二输入端子，电阻分压器网络包括与LDO调节器电路的输出LDO_Out耦合的电阻器R1和R2。运算放大器220包括被配置为调节第一传输门电路240的NFET 211的栅极端子和第二传输门电路242的NFET 213的栅极端子两者处的电压的输出电压。参考电压Vref可以被设置为等于从当LDO调节器电路20传导功率时LDO_Out处的输出电压值减去电阻器R1两端的电压。运算放大器220被配置为使得当其两个输入处的电压接近相同值时，运算放大器220将在其输出处导通。

当LDO调节器电路20中的功率路径之一导通时，节点250处的电压变为与参考电压Vref(即，Vout-VR1)相当。当这发生时，运算放大器220的输出将分别调节第一传输门电路240的NFET 211和第二传输门电路242的NFET 213的栅极端子。然后，基于在第一传输门电路240和第二传输门电路242的其他NFET 212和214的栅极端子处接收的第一功率路径使能信号EN_Path1和第二功率路径使能信号EN_Path2，可以选择性地激活或去激活第一传输门240和第二传输门242。

当在第一功率路径中传导功率时，第一路径使能信号EN_Path1将有效(并且EN_Path2将是非有效的)，并且第二传输门电路242的NFET 214将基于第二功率路径使能信号EN_Path2的极性而被激活。第一传输门240的NFET 212将被去激活(并且浮置)，因为在NFET212的栅极端子处接收的第一功率路径使能信号EN_Path1将经由反相器电路215反转为低逻辑状态。在该配置中，在第一功率路径中传导功率，并且第二功率路径经由第二传输门电路242的晶体管NFET 214连接到接地。第二传输门电路242和第二开关207因此被配置为一起起作用以将第二功率NFET 204的栅极和背栅端子(即，体端子)分别连接到接地，从而在第一功率路径导通时隔离第二功率路径。

并且，当在第二功率路径中传导功率时，第二路径使能信号EN_Path2将有效(并且EN_Path2将是非有效的)，并且第一传输门电路240的NFET 212将基于第一功率路径使能信号EN_Path1的极性而被激活。第二传输门242的NFET 214将被去激活(并且浮置)，因为在NFET 214的栅极端子处接收的第二功率路径使能信号EN_Path2将经由反相器电路216反转为低逻辑状态。在该配置中，在第二功率路径中传导功率，并且第一功率路径经由第一传输门电路240连接到接地。因此，第一传输门240和第一开关205一起起作用以将第一功率NFET202的栅极和背栅端子分别连接到接地，从而在第二功率路径导通时隔离第一功率路径。

因此，基于第一功率路径使能信号EN_Path1和第二功率路径使能信号EN_Path2的极性，传输门电路240或242中的仅一个将在任何给定时间处导通。当第一功率路径有效并且导通时，开关207和第二传输门电路242一起工作以将第二功率FET 204的栅极和背栅端子连接到接地，并且当第二功率路径有效并且导通时，开关205和第一传输门电路240一起工作以将第一功率FET 202的栅极和背栅端子连接到接地。

电路20进一步包括电荷泵电路222，其被设计为以足够高以分别激活功率FET 202和204的电流和电压水平(例如，10至30μA)来生成电流源208和209。电荷泵电路222提供电流源208和209以在它们各自的第一功率路径和第二功率路径中驱动第一功率FET 202和第二功率FET 204的栅极。在所示实施例中，电荷泵电路222保持在输出电压Vout+VD(其中VD是齐纳二极管或其他电压钳位电路225两端的电压，通常在6伏范围内)。提供齐纳二极管或电压钳位电路225以将电荷泵电压保持(即，钳位)在指定范围内。电路20还可以包括输出短路保护电路217，以防止当LDO调节器电路20中的有功功率流动时LDO调节器电路的输出电压短路。

这完成了对根据一个示例实施例的LDO调节器电路20的描述。应当注意，本文中描述的电路不限于高电平有效或低电平有效的功率路径使能信号，并且可以被设计为具有高电平有效或低电平有效使能，并且这样相应地被重新配置的电路仅是电路设计人员的设计选择。

还应当注意，虽然某些实施例在本文中可以被描述为利用场效应晶体管(“FET”)技术，但是本文中描述的电路技术不限于任何特定的晶体管技术。本领域技术人员将认识到，可以使用其他类型的晶体管或等效器件来实现本文中描述的电路技术。例如，可以使用MOSFET、JFET、BJT、IGBT、GaAs等来实现实施例。另外，应当进一步注意，虽然本文中描述的技术基于NFET晶体管配置，但是本领域技术人员将会理解，很多公开的实施例也可以基于PFET晶体管配置来实现。

应当进一步注意，尽管本文中描述的实施例包括经由USB、DC或电池功率输入来接收功率，但是本文中描述的技术不限于此，并且可以被配置为从任何类型的电源接收输入功率，其中USB、DC或电池电源输入仅是示例。

图3描绘了当第一功率路径中的第一功率晶体管导通并且第二功率路径中的第二功率晶体管的栅极和背栅连接到接地电位时图2的双输入LDO调节器电路配置的示例实施例的等效电路图。在所示实施例中，电路30包括从第一电源PWR_SRC1(USB)通过第一功率NFET302到LDO调节器电路LDO_Out的输出的第一功率路径、以及从第二电源PWR_SRC2(电池)通过第二功率NFET 304到输出LDO_Out的第二功率路径。第一开关电路305与第一功率NFET 302的体端子耦合，以基于在第一开关电路305的输入处接收的第一功率路径使能信号EN_Path1的极性来选择性地将第一功率NFET 302的体端子连接到接地。第二开关电路307与第二功率NFET 304的体端子耦合，以基于在开关电路307的输入处接收的第二功率路径使能信号EN_Path2的极性来选择性地将第二功率NFET 304的体端子连接到接地。

如图3的所示的实施例所示，当第一功率路径被启用并且导通时，第二功率NFET304的背栅基于第二路径使能信号EN_Path2的极性经由第二开关307选择性地连接到接地电位。三态缓冲开关307闭合并且电流i3在其中导通，从而选择性地将第二功率FET 304的体端子连接到接地电位。当第一功率NFET 302被启用并且从第一输入电源PWR_SRC1向输出LDO_Out传导功率时，第一功率路径使能信号EN_Path1的极性可以被设置为高(即，逻辑状态1)并且第二功率路径使能信号EN_Path2的极性可以被设置为低(即，逻辑状态0)。与第一功率NFET 302的体端子耦合的第一开关305将处于其Hi-Z状态，并且与第二功率NFET 304的体端子耦合的第二开关307将导通并且将第二功率NFET 304的体端子连接到接地。

电路30进一步包括与第一功率路径和第二功率路径耦合的调节放大器电路301。调节放大器电路301包括包含NFET器件311和312的第一传输门电路340、包含NFET器件313和314的第二传输门电路342、以及运算放大器320。第一传输门电路340耦合在接地与第一电流源308之间。第一电流源308激活第一功率NFET 302的栅极端子以允许功率通过第一功率路径从第一电源PWR_SRC1流到输出LDO_Out。第二传输门电路342耦合在接地与第二电流源309之间。如图所示，第二电流源309经由传输门电路342的NFET 314将电流驱动到接地。

运算放大器320包括被配置为接收参考电压Vref的第一输入端子和被耦合以从电阻分压器网络接收反馈电压的第二输入端子，电阻分压器网络包括与输出LDO_Out耦合的电阻器R1和R2。运算放大器320包括与第一传输门电路340的NFET 311的栅极端子和第二传输门电路342的NFET 313的栅极端子耦合的输出电压。参考电压Vref可以被设置为等于从当LDO调节器电路30传导功率时输出LDO_Out处的输出电压的值减去电阻器R1两端的电压。第一传输门电路340基于经由反相器315在NFET 312的栅极端子处接收的第一功率路径使能信号EN_Path1来被选择性地去激活。另一方面，第二传输门电路342基于在第二传输门电路342的NFET 314的栅极端子处接收的第二功率路径使能信号EN_Path2的极性来被选择性地激活。

如图3的所示的实施例所示，当在第一功率路径中传导功率时，第一路径使能信号EN_Path1将有效(并且EN_Path2将是非有效的)，并且第二传输门电路342的NFET 314将基于第二功率路径使能信号EN_Path2的极性而被激活。第一传输门340的NFET 312将被去激活(并且浮置)，因为在NFET 312的栅极端子处接收的第一功率路径使能信号EN_Path1将经由反相器电路315反转为低逻辑状态。在该配置中，在第一功率路径中传导功率，并且第二功率路径连接到接地。

在功能上与以上关于图2的讨论类似，电路30进一步包括电荷泵电路322、齐纳二极管或电压钳位电路325和输出短路保护电路317。这完成了对根据一个示例实施例的LDO调节器电路30的描述。

图4描绘了当第二功率路径中的第二功率晶体管导通并且第一功率路径中的第一功率晶体管的栅极和背栅连接到接地电位时图2的双输入LDO调节器电路配置的示例实施例的等效电路图。在所示实施例中，电路40包括从第一电源PWR_SRC1(USB)通过第一功率NFET402到LDO调节器电路LDO_Out的输出的第一功率路径、以及从第二电源PWR_SRC2(电池)通过第二功率NFET 404到输出LDO_Out的第二功率路径。第一开关电路305与第一功率NFET 302的体端子耦合，以基于在第一开关电路405的输入处接收的第一功率路径使能信号EN_Path1的极性来选择性地将NFET 402的体端子连接到接地。第二开关电路407与第二功率NFET 404的体端子耦合，以基于在开关电路407的输入处接收的第二功率路径使能信号EN_Path2的极性来选择性地将NFET 404的体端子连接到接地。

如图4的所示的实施例所示，当第二功率路径被启用并且导通时，第一功率NFET402的体端子基于第一路径使能信号EN_Path1的极性经由第一开关405选择性地连接到接地电位。三态缓冲开关405闭合并且电流i4导通，从而将第一功率FET 402的体端子连接到接地。当第二功率NFET 404被启用并且从第二输入电源PWR_SRC2向输出LDO_Out传导功率时，第二功率路径使能信号EN_Path2的极性可以被设置为高(即，逻辑状态1)并且第一功率路径使能信号EN_Path1的极性可以被设置为低(即，逻辑状态0)。与第二功率NFET 404的体端子耦合的第二开关407将处于其Hi-Z状态，并且与第一功率NFET 402的体端子耦合的第一开关405将导通并且将第一功率NFET402的体端子连接到接地。

电路40进一步包括与第一功率路径和第二功率路径耦合的调节放大器电路401。调节放大器电路401包括包含NFET器件411和412的第一传输门电路440、包含NFET器件413和414的第二传输门电路442、以及运算放大器420。第一传输门电路440耦合在接地与第一电流源408之间。第二传输门电路442耦合在接地与第二电流源409之间。在这个示例中，第二电流源409激活第二功率NFET 404的栅极端子以允许功率通过第二功率路径从第二电源PWR_SRC2流到输出LDO_Out。如图所示，第一电流源408经由第一传输门电路440的NFET 412将电流驱动到接地。

运算放大器420包括被配置为接收参考电压Vref的第一输入端子和被耦合以从电阻分压器网络接收反馈电压的第二输入端子，电阻分压器网络包括与输出LDO_Out耦合的电阻器R1和R2。运算放大器420包括被配置为调节第一传输门电路440的NFET 411的栅极端子和第二传输门电路442的NFET 413的栅极端子的输出电压。参考电压Vref可以被设置为等于从当LDO调节器电路40传导功率时输出LDO_Out处的输出电压的值减去电阻器R1两端的电压。第一传输门电路440基于在NFET 412的栅极端子处接收的第一功率路径使能信号EN_Path1来被选择性地激活。第二传输门442基于分别在第一和第二传输门电路440和442的NFET 414的栅极端子处接收的第二功率路径使能信号EN_Path2的极性来被选择性地去激活(并且从而浮置)。

如图4的所示的实施例所示，当在第二功率路径中传导功率时，第二路径使能信号EN_Path2将有效(并且EN_Path1将是非有效的)，并且第一传输门电路440的NFET 412将基于第一功率路径使能信号EN_Path1的极性而被激活。第二传输门电路442的NFET 414将被去激活(并且浮置)，因为在NFET 414的栅极端子处接收的第二功率路径使能信号EN_Path2将经由反相器电路416反转为低逻辑状态。在该配置中，在第二功率路径中传导功率，并且第一功率路径与接地耦合。

在功能上与以上关于图2的讨论类似，电路40进一步包括电荷泵电路422、齐纳二极管钳位电路425(或其他电压钳位)和输出短路保护电路417。这完成了对根据一个示例实施例的LDO调节器电路40的描述。

图5描绘了在功率路径中包括单个晶体管的三输入LDO调节器电路配置的示例实施例的电路图。从该所示实施例中可以看出，具有第三DC电源输入的第三功率路径已经被添加到电路配置50。应当认识到，任何数目的功率路径可以与本文中描述的电路技术一起使用。

电路50包括三个功率路径，包括：从PWR_SRC1(USB)通过第一功率FET 502到LDO调节器电路50的输出LDO_Out的第一功率路径、从PWR_SRC2(DC)通过第二功率FET 504到输出LDO_Out的第二功率路径、以及从PWR_SRC3(电池)通过第三功率FET 503到输出LDO_Out的第三功率路径。第一开关电路505与第一功率NFET 502的体端子耦合，以基于在第一开关电路505的输入处接收的第一功率路径使能信号EN_Path1的极性来选择性地将NFET 502的体端子连接到接地。第二开关电路507与第二功率NFET 504的体端子耦合，以基于在开关电路507的输入处接收的第二功率路径使能信号EN_Path2的极性来选择性地将NFET 504的体端子连接到接地。第三开关电路506与第三功率NFET 503的体端子耦合，以基于在开关电路506的输入处接收的第三功率路径使能信号EN_Path3的极性来选择性地将NFET 503的体端子连接到接地。

在这个实施例和具有多于两个电源的其他实施例中，功率路径使能信号被配置为使得一次只有一个是活动的。基于路径使能信号的极性，功率路径使能信号因此在任何给定时间仅激活功率路径之一。当第一功率路径被启用时，第二功率NFET 504和第三功率NFET 503的栅极和背栅端子基于第二路径使能信号EN_Path2和第三路径使能信号和EN_Path3的相应极性来被选择性地连接到接地电位。类似地，当第二功率NFET 504或第三功率NFET 503分别被激活并且从相应输入电源向输出LDO_Out传导功率时，非激活的功率NFET的栅极和背栅端子经由相应的开关电路并且基于相应的功率使能信号的极性被选择性地连接到接地电位。

因此，LDO调节器电路50被配置为基于第一路径使能信号、第二路径使能信号和第三路径使能信号的相应极性来选择哪个输入电源向输出LDO_Out供电，并且防止从有效功率路径到一个或多个非有效功率路径的反向功率泄漏。

电路50进一步包括与第一功率路径、第二功率路径和第三功率路径耦合的调节放大器电路501。调节放大器电路501包括包含NFET器件511和512的第一传输门电路540、包含NFET器件513和514的第二传输门电路542、包含NFET器件518和519的第三传输门电路544、以及运算放大器520。第一传输门电路540耦合在接地与第一电流源508之间。第一电流源508被配置为激活或去激活第一功率NFET 502的栅极端子以允许功率通过第一功率路径从第一电源PWR_SRC1流到输出LDO_Out。类似地，第二传输门电路542和第三传输门电路544分别耦合在接地与第二电流源509或第三电流源510之间。第二电流源509和第三电流源510被配置为分别激活或去激活第二功率NFET 504和第三功率NFET 503的栅极端子，以允许功率通过第二功率路径和第三功率路径从第二电源PWR_SRC2和第三电源PWR_SRC3分别流到输出LDO_Out。

运算放大器520包括被配置为接收参考电压Vref的第一输入端子和被耦合以从电阻分压器网络接收反馈电压的第二输入端子，电阻分压器网络包括与输出LDO_Out耦合的电阻器R1和R2。运算放大器520包括与第一传输门电路540的NFET 511、第二传输门电路542的NFET 513和第三传输门电路544的NFET 518的栅极端子耦合的输出电压。参考电压Vrefcan被设置为等于当LDO调节器电路50传导功率时LDO_Out处的输出电压的值减去电阻器R1两端的电压。

运算放大器520的输出分别调节第一传输门电路540的NFET511、第二传输门电路542的NFET 513和第三传输门电路544的NFET518的栅极端子。基于分别在第一传输门电路540的NFET 512、第二传输门电路542的NFET 514和第三传输门电路544的NFET 519的栅极端子处接收的第一功率路径使能信号EN_Path1、第二功率路径使能信号EN_Path2和第三功率路径使能信号EN_Path3，第一传输门电路540、第二传输门电路542和第三传输门电路544被选择性地激活或去激活。

基于第一功率路径使能信号、第二功率路径使能信号和第三功率路径使能信号的极性，在任何给定时间，传输门电路540、542或544中只有一个将导通。当第一功率路径有效并且导通时，第二功率路径和第三功率路径的开关电路507和开关电路506以及第二传输门电路542和第三传输门电路544分别一起工作以将第二功率FET 504和第三功率FET 503的栅极和背栅端子连接到接地。当第二功率路径有效并且导通时，开关电路505和开关电路506以及第一传输门电路540和第三传输门电路544分别一起工作以将第一功率FET 502和第三功率FET 503的栅极和背栅端子连接到接地。并且，当第三功率路径有效并且导通时，开关505和开关507以及第一传输门电路540和第二传输门电路542分别一起工作以选择性地将第一功率FET 502和第二功率FET 504的栅极和背栅端子连接到接地。

在功能上类似于上面关于图2的讨论，电路50进一步包括电荷泵电路522、齐纳二极管钳位电路525和输出短路保护电路517。这完成了对根据一个示例实施例的LDO调节器电路50的描述。

II.示例性处理

下面描述的处理本质上是示例性的，并且为了说明的目的而提供，并且不旨在将本文中描述的实施例的范围限制到任何特定的示例实施例。例如，根据一些实施例的处理可以包括或省略下面描述的操作中的一些或全部，或者可以包括与本文中描述的顺序不同的顺序的步骤。所描述的特定处理并不旨在限于除了所有其他潜在中间操作之外的任何特定操作集合。

另外，操作可以以计算机可执行代码实施，这些代码引起通用或专用计算机执行某些功能操作。在其他实施例中，这些操作可以由特定的硬件组件或硬连线电路、或者由编程的计算机组件和定制硬件电路的任何组合来执行。

图6A至图6B描绘了根据本文中描述的技术而配置的多输入调节器电路中的处理的示例实施例的流程图。在至少某些实施例中，多输入调节器电路可以包括多输入LDO调节器电路。处理600在操作601处通过在调节器电路的第一功率路径处确立第一功率路径使能信号并且在调节器电路的第二功率路径处解除确立第二功率路径使能信号来开始。第一功率路径使能信号和第二功率路径使能信号被配置为使得当一个被确立时，另一个被解除确立，反之亦然。处理600通过基于解除确立的第二功率路径使能的极性来将第二功率晶体管的栅极和背栅选择性地连接到接地电位(操作602)来继续。

如图2所示，第一功率路径包括耦合在第一输入电源(例如，USB)与调节器电路的输出之间的第一功率晶体管和具有与第一功率晶体管的体端子耦合的输出的第一开关。第二功率路径包括耦合在第二输入电源(例如，电池)与调节器电路的输出之间的第二功率晶体管和具有与第二功率晶体管的体端子耦合的输出的第二开关。

处理600通过基于所确立的第一功率路径使能信号的极性来激活第一功率路径的第一功率晶体管(操作603)来继续。调节器电路被配置为基于第一路径使能信号的极性来将第一功率晶体管的体端子选择性地连接到接地，或者基于第二路径使能信号的极性来将第二功率晶体管的体端子选择性地连接到接地电位。因此，基于第一功率路径使能信号和第二功率路径使能信号的极性，第一功率晶体管和第二功率晶体管中一次仅有一个有效。

当第一功率晶体管从USB输入电源向调节器电路的输出(参见图3)传导功率时，第二功率晶体管的栅极和背栅端子基于第二路径使能信号的极性来被选择性地连接到接地电位，并且当第二功率晶体管从电池输入电源向调节器电路的输出(参见图4)传导功率时，第一功率晶体管的栅极和背栅端子基于第一功率使能信号的极性来被选择性地连接到接地电位。

使用这种技术，第一功率路径和第二功率路径彼此隔离。该电路配置防止从有效功率路径到一个或多个非有效功率路径的反向功率泄漏。另外，如上所述，调节器电路仅包括从输入电源到调节器电路的输出串联连接的单个功率晶体管。这个单个功率晶体管提供电源选择和电源调节功能两者。这样的电路配置不同于需要在功率路径中串联连接至少两个或更多个晶体管的现有技术电路配置。

处理600在操作604处通过基于所确立的第一功率路径使能信号的极性来去激活与第一功率晶体管的栅极端子耦合的第一传输门电路来继续。第一传输门电路耦合在接地电位与被配置为激活和去激活第一功率晶体管的栅极端子的电流源之间。基于解除确立的第二功率路径使能信号的极性来将第二传输门电路的栅极和背栅端子选择性地连接到接地电位(操作605)。第二传输门电路耦合在接地电位与被配置为激活和去激活第二功率晶体管的栅极端子的电流源之间。然后，可以在有效功率路径中传导功率，而一个或多个非有效功率路径选择性地连接到接地(操作606)。

参考图6B，处理600在操作607处通过在调节器电路的第二功率路径处确立第二功率路径使能信号并且在调节器电路的第一功率路径处解除确立第一功率路径使能信号来继续。处理600通过基于解除确立的第一功率路径使能的极性来选择性地将第一功率路径的第一功率晶体管的体端子连接到接地电位(操作608)来继续。基于所确立的第二功率路径使能信号的极性来激活第二功率路径的第二功率晶体管(操作609)。

处理600在操作610处继续，在操作610处，基于所确立的第二功率路径使能信号的极性来去激活与第二功率晶体管的栅极端子耦合的第二传输门电路(操作610)。第二传输门电路被耦合在接地电位与被配置为激活和去激活第二功率晶体管的电流源之间。基于解除确立的第一功率路径使能信号的极性来将第一传输门电路的栅极和背栅端子选择性地连接到地电位(操作611)。第一传输门电路耦合在接地电位与被配置为激活和去激活第一功率晶体管的电流源之间。然后，可以在有效功率路径中传导功率，而一个或多个非有效功率路径选择性地连接到接地(操作612)。这完成了对根据一个示例实施例的处理600的描述。

因此，本文中描述的所提出的电路技术能够在多输入调节器电路的每个功率路径中使用单个晶体管来替代功率MUX晶体管和功率调节晶体管。与使用功率选择MUX晶体管和单独的功率调节晶体管的传统设计相比，本文中描述的电路配置可以在具有相同的功能的情况下节省高达六(6)倍的集成电路面积。背栅开关被配置为在沟道关断时将功率晶体管的体端子连接至接地电位以完全隔离功率路径。这也防止了到非有效的功率路径中的任何反向功率泄漏。

另外，利用本文中描述的设计，一个功率调节放大器可以在多个功率路径之间被共享。通过简单地添加单个功率NFET器件并且共享相同的功率放大器，可以添加附加的功率路径。

III.示例性的硬件实现

本领域技术人员将进一步认识到，结合本文中公开的实施例描述的各种说明性的逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或其组合。为了清楚地说明硬件和软件的这种可互换性，上面已经在其功能方面一般性地描述了各种说明性的组件、块、模块、电路和步骤。这样的功能是以硬件还是软件来实现取决于特定的应用和对整个系统施加的设计约束。本领域技术人员可以针对每个特定应用以不同的方式实现所描述的功能，但是这样的实现决定不应当被解释为导致脱离本文中描述的示例性实施例的范围。

结合本文中公开的实施例描述的各种说明性逻辑块、模块和电路可以利用被设计为执行本文中描述的功能的通用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何传统处理器、控制器、微控制器或状态机等。处理器也可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核或者任何其他这样的配置。

结合本文中公开的实施例描述的方法或算法的步骤可以直接实施为硬件、由处理器执行的软件模块或两者的组合。软件模块可以驻留在随机存取存储器(“RAM”)、闪存、只读存储器(“ROM”)、电可编程ROM(“EPROM”)、电可擦除可编程ROM(“EEPROM”)、寄存器、硬盘、可移除磁盘、CD-ROM或本领域已知的任何其他形式的存储介质中。示例性存储介质与处理器耦合，使得处理器可以从存储介质读取信息并且将信息写入存储介质。在替代方案中，存储介质可以被集成到处理器中。

就本文中描述的实施例以软件来实现的程度而言，这些功能可以作为一个或多个指令或代码被存储在计算机可读介质上或在计算机可读介质上被传输。计算机可读介质包括计算机存储介质和通信介质两者，通信介质包括促进将计算机程序从一处传送到另一处的任何介质。存储介质可以是可以被计算机访问的任何可用介质。举例来说，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储器、磁盘存储器或其他磁存储设备、或者可以用于以指令或数据结构的形式携带或存储期望的程序代码并且可以被计算机访问的任何其他介质。

贯穿前面的描述，为了解释的目的，阐述了很多具体细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节中的一些的情况下实践这些实施例。上述示例和实施例不应当被认为是唯一的实施例，并且被呈现以说明本发明的灵活性和优点。对于本领域技术人员而言，其他布置、实施例、实现和等同物将是显而易见的，并且可以在不脱离由所附权利要求限定的本发明的精神和范围的情况下使用。

Claims (24)

1.一种调节器电路，包括：

第一功率路径，包括：

仅单个第一功率晶体管，串联连接在第一输入电源与所述调节器电路的输出之间；以及

第一开关，具有与所述第一功率晶体管的体端子耦合的输出，以基于第一路径使能信号的极性来将所述第一功率晶体管的体端子选择性地连接到接地电位；

至少第二功率路径，包括：

仅单个第二功率晶体管，串联连接在第二输入电源与所述调节器电路的所述输出之间；以及

第二开关，具有与所述第二功率晶体管的体端子耦合的输出，以基于第二路径使能信号的极性来将所述第二功率晶体管的体端子选择性地连接到接地电位，

其中所述第一路径使能信号在所述第一开关的输入处被接收，并且所述第二路径使能信号在所述第二开关的输入处被接收，以及

其中所述调节器电路被配置为：基于所述第一路径使能信号和所述第二路径使能信号的极性来选择哪个输入电源向所述调节器电路的所述输出供电，并且防止从有效功率路径到一个或多个非有效功率路径中的反向功率泄漏。

2.根据权利要求1所述的调节器电路，其中单个所述第一功率晶体管和单个所述第二功率晶体管提供所述调节器电路的电源选择功能和电源调节功能两者。

3.根据权利要求1所述的调节器电路，其中所述第一路径使能信号和所述第二路径使能信号被配置为：基于所述第一路径使能信号和所述第二路径使能信号的极性来一次激活所述第一功率路径和所述第二功率路径中的仅一个功率路径。

4.根据权利要求1所述的调节器电路，其中当所述第一功率晶体管从所述第一输入电源向所述调节器电路的所述输出传导功率时，所述第二功率晶体管的栅极端子和体端子基于所述第二路径使能信号的极性来被选择性地连接到接地电位，以及

其中当所述第二功率晶体管从所述第二输入电源向所述调节器电路的所述输出传导功率时，所述第一功率晶体管的栅极端子和体端子基于所述第一路径使能信号的极性来被选择性地连接到接地电位。

5.根据权利要求1所述的调节器电路，进一步包括调节放大器电路，所述调节放大器电路包括：

第一传输门电路，耦合在接地电位与被配置为激活和去激活所述第一功率晶体管的第一电流源之间；

第二传输门电路，耦合在接地电位与被配置为激活和去激活所述第二功率晶体管的第二电流源之间；以及

运算放大器，具有与所述第一传输门电路的第一输入栅极和所述第二传输门电路的第一输入栅极耦合的输出，以基于所述第一路径使能信号和所述第二路径使能信号的相应极性，来将所述第一传输门电路的栅极端子或所述第二传输门电路的栅极端子中的一个栅极端子选择性地连接到接地电位。

6.根据权利要求5所述的调节器电路，其中所述运算放大器进一步包括被耦合以接收参考电压的第一输入端子和被耦合以从电阻分压器网络接收反馈电压的第二输入端子，所述电阻分压器网络与所述调节器电路的所述输出耦合。

7.根据权利要求6所述的调节器电路，其中所述第一传输门电路的第二输入栅极被配置为接收所述第一路径使能信号，并且所述第二传输门电路的第二输入栅极被配置为接收所述第二路径使能信号，其中基于所述第一路径使能信号和所述第二路径使能信号的极性，所述第一传输门电路和所述第二传输门电路中一次仅有一个传输门电路有效。

8.根据权利要求1所述的调节器电路，进一步包括二极管，所述二极管耦合在所述调节器电路的所述输出与电荷泵电路之间，以将所述电荷泵电路的输出保持在指定范围内。

9.根据权利要求1所述的调节器电路，进一步包括：

第三功率路径，包括：

仅单个第三功率晶体管，串联连接在第三输入电源与所述调节器电路的所述输出之间；以及

第三开关，具有与所述第三功率晶体管的体端子耦合的输出，以基于第三路径使能信号的极性来将所述第三功率晶体管的体端子选择性地连接到接地电位，其中所述第三路径使能信号在所述第三开关的输入处被接收，并且

其中所述调节器电路被配置为：基于所述第一路径使能信号、所述第二路径使能信号和所述第三路径使能信号的极性，来选择哪个输入电源向所述调节器电路的所述输出供电。

10.一种调节器电路中的方法，包括：

在第一功率路径处接收第一路径使能信号，所述第一功率路径包括：

仅单个第一功率晶体管，串联连接在第一输入电源与所述调节器电路的输出之间；以及

第一开关，具有与所述第一功率晶体管的体端子耦合的输出；

在第二功率路径处接收至少第二路径使能信号，所述第二功率路径包括：

仅单个第二功率晶体管，串联连接在第二输入电源与所述调节器电路的所述输出之间；以及

第二开关，具有与所述第二功率晶体管的体端子耦合的输出；

基于第一路径使能信号的极性来将所述第一功率晶体管的体端子选择性地连接到接地电位，或者基于第二路径使能信号的极性来将所述第二功率晶体管的体端子选择性地连接到接地电位；以及

基于所述第一路径使能信号和所述第二路径使能信号的极性，一次仅激活所述第一功率路径和所述第二功率路径中的一个功率路径。

11.根据权利要求10所述的方法，进一步包括：防止从有效功率路径到一个或多个非有效功率路径中的反向功率泄漏。

12.根据权利要求10所述的方法，其中单个所述第一功率晶体管和单个所述第二功率晶体管提供所述调节器电路的电源选择功能和电源调节功能两者。

13.根据权利要求10所述的方法，进一步包括：当所述第一功率路径中的所述第一功率晶体管从所述第一输入电源向所述调节器电路的所述输出传导功率时，基于所述第二路径使能信号的极性来将所述第二功率路径中的所述第二功率晶体管的体端子选择性地连接到接地电位。

14.根据权利要求10所述的方法，进一步包括：当所述第二功率路径中的所述第二功率晶体管从所述第二输入电源向所述调节器电路的所述输出传导功率时，基于所述第一路径使能信号的极性来将所述第一功率路径中的所述第一功率晶体管的体端子选择性地连接到接地电位。

15.根据权利要求10所述的方法，进一步包括：将第一传输门电路或第二传输门电路选择性地连接到接地电位，所述第一传输门电路耦合在接地电位与被配置为激活和去激活所述第一功率晶体管的第一电流源之间，所述第二传输门电路耦合在接地电位与被配置为激活和去激活所述第二功率晶体管的第二电流源之间。

16.根据权利要求10所述的方法，进一步包括：使用耦合在电荷泵电路与所述调节器电路的所述输出之间的二极管来将所述电荷泵电路的输出保持在指定范围内。

17.根据权利要求10所述的方法，进一步包括：

在第三功率路径处接收第三路径使能信号，所述第三功率路径包括：

仅单个第三功率晶体管，串联连接在第三输入电源与所述调节器电路的所述输出之间；以及

第三开关，具有与所述第三功率晶体管的体端子耦合的输出，以基于第三路径使能信号的极性来将所述第三功率晶体管的体端子选择性地连接到接地电位，其中所述第三路径使能信号在所述第三开关的输入处被接收，以及

其中所述调节器电路被配置为：基于所述第一路径使能信号、所述第二路径使能信号和所述第三路径使能信号的相应极性，来选择哪个输入电源向所述调节器电路的所述输出供电。

18.一种调节器电路部件，包括：

用于在第一功率路径处接收第一路径使能信号的部件，所述第一功率路径包括：

仅单个第一功率晶体管，串联连接在第一输入电源与所述调节器电路的输出之间；以及

第一开关，具有与所述第一功率晶体管的体端子耦合的输出；

用于在第二功率路径处接收至少第二路径使能信号的部件，所述第二功率路径包括：

仅单个第二功率晶体管，串联连接在第二输入电源与所述调节器电路的所述输出之间；以及

第二开关，具有与所述第二功率晶体管的体端子耦合的输出；

用于基于第一路径使能信号的极性来将所述第一功率晶体管的体端子选择性地连接到接地电位、或者基于第二路径使能信号的极性来将所述第二功率晶体管的体端子选择性地连接到接地电位的部件；以及

用于基于所述第一路径使能信号和所述第二路径使能信号的极性来一次仅激活所述第一功率路径和所述第二功率路径中的一个功率路径的部件。

19.根据权利要求18所述的调节器电路部件，进一步包括：用于防止从有效功率路径到一个或多个非有效功率路径中的反向功率泄漏的部件。

20.根据权利要求18所述的调节器电路部件，其中单个所述第一功率晶体管和单个所述第二功率晶体管提供所述调节器电路的电源选择功能和电源调节功能两者。

21.根据权利要求18所述的调节器电路部件，进一步包括：用于当所述第一功率路径中的所述第一功率晶体管从所述第一输入电源向所述调节器电路的所述输出传导功率时、基于所述第二路径使能信号的极性来将所述第二功率路径中的所述第二功率晶体管的体端子选择性地连接到接地电位的部件。

22.根据权利要求18所述的调节器电路部件，进一步包括：用于当所述第二功率路径中的所述第二功率晶体管从所述第二输入电源向所述调节器电路的所述输出传导功率时、基于所述第一路径使能信号的极性来将所述第一功率路径中的所述第一功率晶体管的体端子选择性地连接到接地电位的部件。

23.根据权利要求18所述的调节器电路部件，进一步包括：用于将第一传输门或第二传输门电路选择性地连接到接地电位的部件，所述第一传输门被配置为激活和去激活所述第一功率晶体管，所述第二传输门电路被配置为激活和去激活所述第二功率晶体管。

24.根据权利要求18所述的调节器电路部件，进一步包括：

用于在第三功率路径处接收第三路径使能信号的部件，所述第三功率路径包括：

仅单个第三功率晶体管，串联连接在第三输入电源与所述调节器电路的所述输出之间；以及

第三开关，具有与所述第三功率晶体管的体端子耦合的输出，以基于第三路径使能信号的极性来将所述第三功率晶体管的体端子选择性地连接到接地电位，其中所述第三路径使能信号在所述第三开关的输入处被接收，并且

其中所述调节器电路被配置为：基于所述第一路径使能信号、所述第二路径使能信号和所述第三路径使能信号的相应极性，来选择哪个输入电源向所述调节器电路的所述输出供电。