CN108336994B - 具有积分非线性内插(inl)失真补偿的时钟合成器 - Google Patents

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Abstract

一种补偿由运行在频率fsys处的系统时钟驱动的时钟合成器中的积分非线性内插(INL)失真的方法，该方法涉及在具有数字控制振荡器(DCO)和数字到时间转换器(DTC)的第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，以及在具有DCO和DTC的第二路径的输入处引入抵消第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，调整第二路径中的补偿模块的内容x(k)，以针对k的不同值来对准第一和第二路径的输出脉冲，其中k表示内插点，针对I的所有N个值迭代地重复这两个在前的步骤，以及对补偿模块的内容x(k)进行平均来导出要施加到DTC之一的补偿值，以校正INL失真。

Description

具有积分非线性内插(INL)失真补偿的时钟合成器
技术领域
本发明涉及精确定时的领域，并且具体而言涉及一种在数字到时间转换中的相位内插期间补偿非线性效应的方法，以及一种用于实现该方法的时钟合成器。
背景技术
各种电子电路要求以精确的频率合成极其准确的时钟信号。实现该结果的一种方式是锁定采用软件数字控制振荡器(SDCO)的数字锁相环，以从参考信号生成相位和频率值，该相位和频率值在适当的转换之后驱动硬件数字控制振荡器或数控振荡器(DCO/NCO)，以下简称DCO。这包括一种在每个系统脉冲上递增一定量的累加器。当累加器溢出时，其生成表示输出脉冲的进位输出。当进位被输出时，留在累加器中的余数表示相位。DCO以期望的总频率产生时钟脉冲，但因为这些脉冲在进位发生时与系统脉冲一致，所以它们通常不会被正确地调相且形成所谓的间隙时钟信号，因为当不存在进位时，没有输出出现在系统时钟脉冲中的一些脉冲上。
数字到时间转换器(DTC)利用由余数提供的相位信息来对硬件DCO的输出进行内插，并在其正确的相位位置中产生均匀间隔的时钟脉冲。美国专利no.8,692,599中描述了这样的布置，该美国专利的内容通过援引而被并入本文。
由于以模拟形式实现的DTC不是完全线性的事实，所以在现有技术中出现了一个问题。在每个系统时钟脉冲周期内的内插点之间的非线性空间创建了显著大于如由内插点k的数量M确定的DTC内插的分辨率的输出时钟抖动。预校准通常被用来消除该非线性失真，但这必须被不断地调整以补偿温度变化。
发明内容
本发明的各实施例采用一种准确补偿方法，该方法能够快速且自适应地调整DTC内插中的非线性失真，并因此创建低抖动输出时钟。根据本发明的各实施例，两条路径被采用，每条路径包括DCO和DTC。有意的初始延迟在第二路径的输入处被引入，其通过被引入到第一路径的输出中的模拟延迟而得到补偿。改变初始延迟移动了针对第二路径的内插点，但对第一路径没有影响。通过对针对初始延迟和补偿延迟的多个匹配对的测量求平均，本发明为第一路径中的每个内插点k产生离散平均积分非线性失真值，并且为第二路径中的系统时钟周期内的所有M个内插点产生平均积分非线性失真值。该平均与输入到DCO的初始相位值的变化不大，并因此可被视作常数，这在最终电路系统中能够被允许。
根据本发明，提供了一种补偿由运行在频率fsys处的系统时钟驱动的时钟合成器中的积分非线性内插(INL)失真的方法，包括：
(i)提供包括第一数字控制振荡器(DCO)、第一数字到时间转换器(DTC)、第一补偿模块以及可调整延迟模块的第一路径，所述第一数字控制振荡器响应于输入频率值Freq来生成输出时钟脉冲，所述第一数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正输出时钟脉冲的相位，所述第一补偿模块用于向第一DTC施加补偿值以校正INL失真，并且所述可调整延迟模块用于将一系列的标称模拟延迟I*dt,(I＝0,1,…N-1)引入到第一DCT的输出中，其中N*dt＝1/fsys；
(ii)提供包括第二数字控制振荡器(DCO)、第二数字到时间转换器(DTC)、延迟存储器以及第二补偿模块的第二路径，所述第二数字控制振荡器响应于所述输入频率值Freq来生成输出时钟脉冲，所述第二数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正输出时钟脉冲的相位，所述延迟存储器用于向第二DCO施加标称数字延迟I*D,(I＝0,1…N-1)其中N*D＝Freq，并且所述第二补偿模块用于向第二DTC施加补偿值以校正INL失真；
(iii)在第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，其中δ是离标称延迟的小的偏移，以及在第二路径的输入处引入抵消第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，其中Δ是离标称延迟的小的偏移；
(iv)调整第二补偿模块的内容x(k)，以针对k的不同值对准第一和第二路径的输出脉冲；
(v)针对I的所有N个值迭代地重复步骤(iii)和(iv)；以及
(vi)对第二补偿模块的内容x(k)进行平均来导出要施加到所述DTC中的所选择的一个DTC的补偿值，以校正INL失真。
标称模拟延迟I*dt和标称数字延迟I*D被设置为相同值以使得它们彼此抵消，但是实际上模拟延迟不能够被精确地设置且将具有离标称延迟的小的偏移δ，从而给出I*dt+δ的实际延迟。必须找到与该实际模拟延迟匹配的实际数字延迟I*D+Δ。可预先针对模拟/数字延迟I*dt/I*D的所有对来完成匹配操作，或者在一个实施例中，它可以与INL补偿值的确定并发完成。
应当领会，一般如自适应算法中的情况一样，I和k两者可被随机地改变，以致于从统计学上来说k和I的所有对被覆盖。步骤(iii)和(iv)的排序不重要。例如，系统可保持I的固定值且直到k的所有值被覆盖为止，或者不断改变I和k两者，以便最终覆盖I和k的所有组合。
在一个实施例中，在每次迭代时，根据以下等式将第二补偿模块的内容x(k)添加到被储存在存储器中的值y(k)：
y(k)＝y(k)+x(k-Ib)
其中Ib是索引附加偏差，并且将最终总和除以N以导出针对所述第一和第二路径中的至少一个路径的补偿值。
索引附加偏差Ib可被设置为零，以获得针对第二DTC的补偿值，且可被设置为与第二DCO的初始相位相同的值，以获得针对第一DTC的补偿值。
根据本发明的第二方面，提供了一种具有由系统时钟脉冲驱动的非线性数字到时间转换补偿的时钟合成器，包括：
包括第一数字控制振荡器(DCO)、第一数字到时间转换器(DTC)、第一补偿模块以及可调整延迟模块的第一路径，所述第一数字控制振荡器响应于输入频率值Freq来生成输出时钟脉冲，所述第一数字到时间转换器用于在系统时钟脉冲之间线性内插以校正输出时钟脉冲的相位，所述第一补偿模块用于向第一DTC施加补偿值以校正INL失真，并且所述可调整延迟模块用于将一系列的标称模拟延迟I*dt,(I＝0,1,…N-1)引入到第一DCT的输出中，其中N*dt＝1/fsys；
包括第二数字控制振荡器(DCO)、第二数字到时间转换器(DTC)和延迟存储器以及第二补偿模块的第二路径，所述第二数字控制振荡器响应于所述输入频率值Freq来生成输出时钟脉冲，所述第二数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正输出时钟脉冲的相位，所述延迟存储器用于向第二DCO施加标称初始延迟I*D,(I＝0,1…N-1)其中N*D＝Freq，并且所述第二补偿模块用于向第二DTC施加补偿值以校正INL失真；
被编程来进行以下操作的控制器：
(i)在第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，以及在第二路径的输入处引入抵消第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D；
(ii)调整第二补偿模块的内容x(k)，以针对k的不同值对准来自第一和第二路径的输出时钟脉冲；
(iii)针对I的所有N个值迭代地重复步骤(i)和(ii)；以及
(iv)对第二补偿模块的内容x(k)进行平均来导出要施加到所述DTC中的所选择的一个DTC的补偿值，以校正INL失真。
根据本发明的又一个方面，提供了一种具有由系统时钟脉冲驱动的非线性数字到时间转换补偿的时钟合成器，包括：
(i)包括第一数字控制振荡器(DCO)、第一数字到时间转换器(DTC)、第一补偿模块以及可调整延迟模块的第一路径，所述第一数字控制振荡器响应于输入频率值Freq来生成输出时钟脉冲，所述第一数字到时间转换器用于在系统时钟脉冲之间线性内插以校正输出时钟脉冲的相位，所述第一补偿模块用于向第一DTC施加补偿值以校正INL失真，并且所述可调整延迟模块用于将一系列的标称模拟延迟I*dt,(I＝0,1,…N-1)引入到第一DCT的输出中，其中N*dt＝1/fsys；
包括第二数字控制振荡器(DCO)、第二数字到时间转换器(DTC)和延迟存储器以及第二补偿模块的第二路径，所述第二数字控制振荡器响应于所述输入频率值Freq来生成输出时钟脉冲，所述第二数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正输出时钟脉冲的相位，所述延迟存储器用于向第二DCO施加标称初始延迟I*D,(I＝0,1…N-1)其中N*D＝Freq，并且所述第二补偿模块用于向第二DTC施加补偿值以校正INL失真；
控制器，该控制器被编程为在第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，其中δ是离标称延迟的小的偏移，并且在第二路径的输入处引入抵消第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，其中Δ是离标称延迟的小的偏移。
附图说明
现在将参考附图仅作为示例来更详细地描述本发明，附图中：
图1是现有技术的数字锁相环的框图；
图2是现有技术的数字控制振荡器的框图；
图3是具有数字到时间转换器(DTC)的完整时钟合成器的框图；
图4示出了系统时钟、DCO的输出和DTC的输出的各种波形；
图5示出了根据本发明的一个普遍实施例的具有补偿器的时钟合成器；
图6是有助于理解本发明的原理的时钟合成器电路的框图；
图7是根据本发明的一般原理的具有非线性补偿和增加的延迟线的时钟合成器的框图；
图8示出了具有延迟估计电路的时钟合成器；
图9示出了根据本发明的第一实施例的具有INL估计电路的时钟合成器；
图10示出了根据本发明的第二实施例的具有INL估计电路的时钟合成器；以及
图11示出了根据本发明的第三实施例的具有INL估计电路的时钟合成器。
具体实施方式
图1所示的锁相环(PLL)包括相位采样器10，其对参考信号的相位进行采样以产生被施加到加法器12的正输入的采样，该加法器12的输出被耦合到环路滤波器14，该环路滤波器14进而将输入提供给SDCO 16(软件数字控制振荡器)。SDCO 16输出被施加到转换器18的相位和频率值，该转换器18向数字控制或数控(DCO)合成器20提供对应的输入。SDCO 16的相位输出还被馈送回加法器的负输入，使得PLL的输出被锁定到参考信号。应当领会，组件12如常规的那样被示为加法器，但是当它将向正输入添加负输入时，它无疑充当减法器。
在图2中更详细地示出了DCO 20。它包括由加法器22、延迟一个采样单元24以及与(AND)门26组成的累加器。频率由在每个系统时钟脉冲处被施加到加法器22的输入的字Freq(实质上是表示频率的数字)确定。该字在加法器中被累加，直到溢出发生，此时进位在下一个系统时钟脉冲上由与门26输出。如果输出频率是系统时钟频率的精确因数，则DCO输出将会是具有一个或多个间隙的一系列均匀间隔的脉冲，从而在间隙之间表示系统脉冲。因为情况一般不是这样的，所以DCO 20的输出包括具有在出现在系统时钟脉冲上的一些脉冲之间的交错间隙的一系列脉冲，如图4中的中间波形所示。
总输出频率与期望的频率匹配，但是在当溢出发生时累加器寄存器中存在余数值的情况下，相位是不准确的。这表示被数字到时间转换器(DTC)28(图4)使用以在系统脉冲之间内插并产生如图4中的下部波形所示的输出时钟的相位(也基本上只是数字)信息，该波形由一系列正确调相且均匀间隔的脉冲组成。DTC 28在每个系统时钟周期1/fsys期间内插到一系列M个内插点的最接近的一个(k)。每个时钟脉冲周期中的内插点的数量确定系统的分辨率。
因为这对于理解本发明来说十分重要，所以累加器的操作的简化示例可能是合适的。为了讨论的方便，如果我们假设累加器是4位计数器(实际上它比这要大)并且包含数字(比如7)，则这表示相位值，因为它标识了累加器循环中的点，在该累加器循环中如果系统不需要等待下一个系统时钟脉冲来生成输出，则将发生进位。如果在系统时钟脉冲上将比如9的频率值添加到累加器，则累加器将复位到零，并输出表示DTC 28的输出的进位脉冲。输出脉冲将被正确地定位成与系统时钟脉冲一致。如果在下一个系统时钟脉冲上添加频率值9，则累加器中的相位值将为9，并且将不会生成输出。如果在下一个系统时钟脉冲上再次添加频率值9，则将会生成输出，但是由于累加器正按模16计数，因此累加器中的值将翻滚到2。因此可以看出，输出脉冲是不均匀的(如图4所示，它们之间存在间隙)，但是累加器中的余数值包含DTC将系统时钟脉冲之间的正确位置上的输出脉冲放置到最近的内插点k所需的信息。
然而，如以上所提到的，由于DTC中的模拟电路系统的非线性性，因此DTC电路28可能不产生线性间隔的时钟输出，并且经内插的位置k处的输出脉冲的实际相位将为
Phase/Freq*1/fsys+INL(k)
其中INL(k)是经内插的位置k处的积分非线性(INL)失真。这是相位/频率(即，毗邻时钟脉冲之间的输出脉冲的正确位置)的函数。INL(k)将抖动噪声添加到由DTC内插的分辨率所施加的限制导致的噪声中。
然而，如果INL(k)可被估计，则其可如图5所示借助于补偿器30得到补偿，该补偿器30在合成器的操作期间从DTC 28的输出中减去被测得的INL(k)。因此，本发明的各实施例校正了DTC的操作以补偿内插过程中的非线性性。
在典型的PLL应用中，INL(k)可能随温度、电压和DCO频率而不断变化。根据本发明的实施例，可以基于参考图6所解释的原理来自适应地估计INL(k)的值。
在图6所示的框图中，包含DCO1 201和DTC1 281以及包含DCO0 200和DTC0 280的两条单独路径291和290通向延迟估计电路32。每条路径具有公共输入频率Freq和分开的DTC块DTC1 281和DTC0280，每个均有其自己的INL值。为了对准这两条路径，用初始的不同相位来重新启动这两个DCO1 201和DCO0 200一系列N(其中N是整数)回，这些初始的不同相位被加载到DCO0200的累加器中。例如，如果DCO0的初始相位为0，则DCO1的初始相位将为I*D(I＝0,1,…N-1，其中N*D＝Freq)。
因为DCO0 200和DCO1 201两者由相同的DCO频率Freq驱动，并且这两个DCO 200201以带有I*D的相位差的不同的初始相位启动，所以在任何给定的时间，DCO0 200的相位是phasek，并且DCO1 201的相位是phasek+I*D。
如果M是单个系统时钟周期1/fsys中的DTC内插的步数，则DTC分辨率为1/(M*fsys)。因此，INL具有M个值(INL(k),k＝0,1,…,M-1)，每个内插步骤k一个值。
应当注意的是，INL(k+M)＝INL(k-M)＝INL(k)，因为INL仅表示针对相位的分数部分(即，DCO相位的余数)的非线性失真，所以在连续的系统脉冲之间的相同内插点k处的INL的值将始终相同。
现在，如果我们令被限定为(phasek*M/Freq)的整数(这是真的，因为DTC仅内插到离散点)，其中phasek<Freq且k<M，并且d＝D*M/Freq，则这两条路径的输出脉冲之间的相位差(即，延时估计电路的输出)将为：
其中和INL0(k)分别表示DTC1和DTC0的INL值。
因为初始相位I*D/Freq*1/fsys是已知的，所以通过在该路径中的DTC的输出中用延迟电路抵消初始相位而没有初始延迟来简化上面的等式以给出：
在一系列系统时钟脉冲期间，随着值Freq被连续地添加到DCO 200,201中的累加器，DCO将通过所有的相位k，从而用给定的初始相位差I*D来给出一组经平均的值eI(k)，其中k＝0,1,…,M。
如果对不同的初始相位设置I重复相同的过程，则关于I的平均值是
在大值N的情况下，将接近常数且将关于k变化非常小。如果N＝M，则因为条件INL(k+M)＝INL(k)成立，所以总和INL(k)+INL(k+1)+…+INL(k+M)独立于值k且与INL(0)+INL(1)+…+INL(M-1)相同。如果N<M，则总和将稍微变化，但是如果N足够大，则将接近常数。
eI(k)的平均值将给予INL值带有反向符号的INL0(k)和小的恒定偏差。恒定偏差不影响抖动性能。该平均值可被施加到补偿模块30来抵消DTC0的INL。
按类似的方式，如果我们关于进行求和，而不是关于eI(k)进行求和，则我们得到
通过类似推理，的平均值保持基本恒定。作为结果，可以获得DTC1的INL值以允许补偿DTC1。
需要注意，在以上推理中，初始延迟从等式中被减去。如图7所示，这是通过在另一路径中的DTC的输出处引入模拟延迟而在理论上实现的。在图7中，将初始数字延迟引入到路径290的DCO0 200中，并且通过DTC1 281下游的可调整延迟模块38将抵消的模拟延迟引入到另一路径291的输出中。可调整延迟模块具有N个可变延迟I*dt：0,dt,2dt,…,(N-1)dt，并且其中dt被选择成使得N*dt＝1/fsys。延迟模块38向D型触发器DFF 40提供一个输入，该DFF 40的另一个输入被耦合到DTC0 280的输出。DFF 40的输出被耦合到补偿模块30和延迟存储器42，该延迟存储器42设置初始延迟I*D。
当两个时钟在图7中被对准时，DFF 40的输出将近似为零。此时，I*D/Freq*1/fsys匹配所选择的标称模拟延迟I*dt(I＝0,1,…,N-1)，因此补偿存储器中的针对DTC0的值将为：
如果DCO0中的初始相位I*D/Freq*1/fsys抵消了模拟延迟I*dt，我们得到与关于图6所获得的相同的结果，即上面的等式可被简化为：
伴随图7所示的布置的问题在于，模拟延迟不能够以必要的精确度来设置以精确地抵消被引入到DCO0 200中的数字延迟，因此实际上模拟延迟被首先引入且数字延迟必须被相应地调整。第一任务是要设置模拟延迟I*dt及对应的数字延迟I*D，以及通过为DCO0兼而调整初始延迟存储器来对准两条路径。出于该目的，我们需要在标称模拟延迟I*dt和实际模拟延迟I*dt+δ之间进行区分，其中δ是由于模拟电路系统中的不精确而造成的小的偏移。为了抵消实际模拟延迟I*dt+δ，需要将标称数字延迟I*D偏移小的量Δ到实际延迟I*D+Δ。第一任务是要为I的每个值找到实际延迟I*dt+δ和I*D+Δ的匹配对。
图8中示出了用于将被引入到一条路径中的数字延迟与被引入到另一路径中的模拟延迟进行匹配的适当电路，其中DFF 40被用于时钟延迟测量。该电路在控制器52的控制下运行，该控制器52设置I的值。
DFF 40的Q、Q-1输出被输入到计数器44，该计数器44的输出被施加到分别被耦合到上/下模块31的上/下输入的两个阈值比较器46、48。这以Δ的小增量调整了延迟存储器42中的延迟I*D。
对于给定的实际模拟延迟I*dt+δ，DCO0和DCO1两者都由具有相同的初始相位值的相同的DCO频率驱动。DCO0将基于DFF 40的输出向后或向前移动其相位，以便对准两个输出时钟。
DFF 40的输出将取决于D输入是超前还是滞后于驱动时钟而要么为正要么为负。DFF 40的输出将被发送到计数器44，该计数器44将基于DFF输出来添加或减去1(+/-1)。计数器44将在系统时钟的受控边缘上被读取。如果计数器中的值大于给定的阈值，则这意味着DCO0落后于DCO1，并且DCO0将向前移动其相位。如果计数器小于负阈值，则这意味着DCO0超前于DCO1，并且DCO0将向后移动其相位。
如果计数器值在两个阈值之间，则不对DCO0的相位作改变。逐渐地，两个时钟相位将在DFF 40的输入处被对准。在对准被完成之后，经调整的DCO0相位I*D+Δ将反映模拟延迟I*dt+δ且将被储存在延迟存储器42中。对标称模拟延迟I*dt的另一设置重复相同的过程，以构建对应于标称模拟延迟I*dt(实际模拟延迟I*dt+δ)的实际数字延迟I*D+Δ的库。
当所有标称模拟延迟I*dt已被预测量时，补偿过程可以开始，如图9所示。控制器52选择延迟模块38中的标称模拟延迟I*dt(即，I的值)及对应的经预测量的标称数字延迟I*D。延迟存储器42将对应的实际数字延迟I*D+Δ施加到DCO0。DCO0和DCO1都由相同的频率Freq驱动。
计数器输出平均模块44接收D型触发器40的Q和Q-1输出，并且取决于第一路径是超前还是滞后于第二路径而递增或递减。当计数器44超过由比较器46确定的预置的阈值时，其将DTC0的补偿存储器调低，当其落到由比较器48确定的预置的阈值以下时，其调高DTC0的补偿存储器，使得来自两条路径的时钟输出彼此对准。
在收敛之后(即，当路径290和291的输出被对准时)，补偿存储器的以表示每个k的INL值的向量形式的内容x(k)用索引附加偏差Ib根据以下等式被转储到由平均块50提供的循环累加器存储器中：
y(k)＝y(k)+x(k-Ib),
其中y(k)是存储器50和Ib的经累加的内容。如果要补偿DTC1，则索引附加偏差是I*d，所以等式变成：
如果要补偿DTC0，则索引附加偏差为零，并且等式变成：
y(k)＝y(k)+x(k)
在完成针对第一延迟设置的对准之后，选择第二模拟延迟并重复先前的过程，并且以此类推于I的所有N个值。
由平均块50提供的循环存储器包含针对不同延迟的所有补偿存储器值的总和。通过将最终的总和除以N且将第一元素设置为零，并将所有元素减去第一元素(假设INL(0)＝0)，我们得到平均补偿值，该平均补偿值在附加索引偏差被设置为零的情况下表示DTC0的INL，并且在附加索引偏差被设置为与DCO0的初始相同的情况下表示DTC1的INL。
在图10所示的实施例中，每条路径290到29N-1构成合成器(0…N-1)。多路复用器52选择要校准的合成器291…N-1。包括DCO0和DTC0的路径290是指定的DTC非线性补偿合成器。一旦合成器已被选择，则所选择的合成器和合成器290以与参考图9所描述的实施例类似的方式工作。DCO0将具有与所选择的合成器相同的频率输入，并且其相位将与经补偿的DCO加上偏移对准，该偏移表示所选择的模拟延迟，如图9的实施例中的情况一样。
在补偿过程期间，经补偿的合成器(对应的DCO及其DTC)正常运行而不中断。当补偿过程完成时，其DTC补偿存储器被更新，并且下一个合成器用多路复用器38来选择。
图10所示的实施例为多个合成器提供了实时补偿。它可补偿由于温度、电压变化或其他因素导致的任何模拟失配或非线性性。
在先前的描述中，双DTC非线性补偿在两个分开的步骤中被执行：延迟估计以及具有可变延迟设置的DTC补偿。这两个步骤可被并发执行，以提供对模拟延迟和DTC非线性补偿的组合估计，如图11所示。该过程可被实现为自适应DTC非线性补偿，其中在自适应过程期间，I值从0变化到N-1。
如在图9的实施例的情况那样，如果附加索引偏差被设置为0，则收敛结果是针对DTC0的INL估计，并且如果附加索引偏差被设置为相对于DCO1的DCO0相位延迟(I*d)，则收敛结果将为针对DTC1的经估计的INL。
在图11中，DFF 40的输出取决于D输入是超前还是滞后于由DTC0 200提供的时钟输入而在模块54中被转换成+/-1带符号的输出。该带符号的输出由乘法器56、58缩放，以用两个不同的缩放值(缩放1和缩放2)调整DTC0的补偿存储器300以及DCO0的延迟调整存储器42中的值两者。
该过程将持续到当输出脉冲被对准时收敛为止。在收敛过程期间，控制器52在已获得针对每个k值的INL值之后定期地将模拟延迟0循环到(N-1)*dt。控制器52还选择延迟存储器42中的对应值I*D，该延迟存储器42通过从乘法器58输出的缩放因子缩放2自适应地更新。类似地，补偿存储器300将通过乘法器56所输出的缩放因子缩放1自适应地更新。如在自适应算法中常见的，I和k两者可被随机地改变。I可以保持不变，直到k的所有值已被覆盖，或者系统可以不断地改变I和k来覆盖I和k的所有组合。如果I被随机改变，则从统计学上来说，I和K的所有组合将最终被覆盖。
与任何自适应算法一样，最终误差将接近稳定的水平。在这种情况下，DFF40输出将在+/-1之间切换。补偿存储器300中的最终值将是对应的DTC的平均INL，并且延迟存储器42将包含针对所选择的标称模拟延迟I*dt的对应实际数字I延迟值D+Δ。
本发明的非限制性方面包括用于DTC非线性补偿的新颖架构、使用双PLL架构的DTC非线性补偿、用于补偿温度变化的实时DTC非线性补偿、具有增加的可变模拟延迟的双PLL补偿、多DPLL DTC实时补偿、联合/自适应DTC补偿和模拟延迟测量、用于INL抵消的DTC补偿以及用于INL抵消的PI校准。
本领域技术人员应当领会，本文中的任何框图表示体现本发明原理的说明性电路系统的概念图。例如，可以通过使用专用硬件以及能够与适当软件相关联地执行软件的硬件来提供处理器。当由处理器提供时，功能可以由单个专用处理器、单个共享处理器或多个单独的处理器来提供，其中的一些可以被共享。此外，术语“处理器”的明确使用不应当被解释为排他性地指代能够执行软件的硬件，而是可以隐含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于储存软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储。传统的和/或定制的其他硬件也可被包括在内。本文中所例示的功能块或模块实际上可以用运行在合适处理器上的硬件或软件来实现，并且术语电路或电路系统包括以软件实现的功能块的集合。

Claims (22)

1.一种补偿由运行在频率fsys处的系统时钟驱动的时钟合成器中的积分非线性内插INL失真的方法，包括：
(i)提供包括第一数字控制振荡器DCO、第一数字到时间转换器DTC、第一补偿模块以及可调整延迟模块的第一路径，所述第一数字控制振荡器响应于输入频率值Freq来生成输出时钟脉冲，所述第一数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正所述输出时钟脉冲的相位，所述第一补偿模块用于向所述第一DTC施加补偿值以校正INL失真，并且所述可调整延迟模块用于将一系列的标称模拟延迟I*dt,(I＝0,1,…N-1)引入到所述第一DTC的输出中，其中N*dt＝1/fsys；
(ii)提供包括第二数字控制振荡器(DCO)、第二数字到时间转换器(DTC)、延迟存储器以及第二补偿模块的第二路径，所述第二数字控制振荡器响应于所述输入频率值Freq来生成输出时钟脉冲，所述第二数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正所述输出时钟脉冲的相位，所述延迟存储器用于向所述第二DCO施加标称数字延迟I*D,(I＝0,1…N-1)，其中N*D＝Freq，并且所述第二补偿模块用于向所述第二DTC施加补偿值以校正INL失真；
(iii)在所述第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，其中δ是离所述标称模拟延迟的小的偏移，以及在所述第二路径的输入处引入抵消所述第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，其中Δ是离所述标称数字延迟的小的偏移；
(iv)调整所述第二补偿模块的内容，以针对k的不同值来对准所述第一和第二路径的输出脉冲，其中在所述对准时，所述第二补偿模块的内容x(k)代表每个k的INL值；
(v)针对I的所有N个值迭代地重复步骤(iii)和(iv)；以及
(vi)对所述第二补偿模块的内容x(k)进行平均来导出要施加到所述DTC中的所选择的一个DTC的所述补偿值，以校正INL失真。
2.根据权利要求1所述的方法，其特征在于，包括：在每次迭代时，根据以下等式将所述第二补偿模块的所述内容x(k)添加到被储存在存储器中的值y(k)：
y(k)＝y(k)+x(k-Ib)
其中Ib是索引附加偏差；以及
将最终总和除以N以导出针对所述第一和第二路径中的至少一个路径的所述补偿值。
3.根据权利要求2所述的方法，其特征在于，所述索引附加偏差Ib被设置为I*d，其中d＝D*M/Freq，以导出针对所述第一DTC的所述补偿值。
4.根据权利要求3所述的方法，其特征在于，所述索引附加偏差Ib被设置为零，以导出针对所述第二DTC的所述补偿值。
5.根据权利要求1所述的方法，其特征在于，实际抵消的模拟和数字延迟I*dt+δ和I*D+Δ的对是通过以下操作来预先确定的：保持取决于所述第一路径的输出是超前还是滞后于所述第二路径来被递增或递减的计数器，取决于所述计数器中的值与第一和第二阈值进行比较来将第二DCO中的数字延迟的相位向前或者向后移动，以及将匹配的实际值储存在存储器中。
6.根据权利要求5所述的方法，其特征在于，所述第一和第二路径的输出被施加到D型触发器的数据和时钟输入，所述D型触发器的Q和Q-1输出驱动所述计数器。
7.根据权利要求1所述的方法，其特征在于，包括：保持取决于所述第一路径的输出是超前还是滞后于所述第二路径来被递增或递减的计数器，以及取决于所述计数器中的与第一和第二阈值进行比较的值来调整所述第二补偿模块中的所述补偿值，以及将所述匹配的实际值存储在存储器中。
8.根据权利要求7所述的方法，其特征在于，所述第一和第二路径的输出被施加到D型触发器的数据和时钟输入，所述D型触发器的Q和Q-1输出驱动所述计数器。
9.根据权利要求1所述的方法，其特征在于，还包括经由多路复用器提供共享所述可调整延迟模块的一系列附加的第一路径，其中所述第一路径中的任何一个能够由所述多路复用器选择为有效的。
10.根据权利要求1所述的方法，其特征在于，所述实际的模拟和数字延迟是与所述补偿值并发确定的。
11.根据权利要求10所述的方法，其特征在于，取决于所述第一路径的输出是超前还是滞后于所述第二路径，所述第二补偿模块中的所述补偿值和所述标称数字延迟以各自的缩放因子被递增或递减，直到所述第一和第二路径的输出在将所述标称模拟延迟I*dt从0连续地循环到(N-1)dt的同时被对准为止。
12.一种具有由系统时钟脉冲驱动的非线性数字到时间转换补偿的时钟合成器，包括：
包括第一数字控制振荡器DCO、第一数字到时间转换器DTC、第一补偿模块以及可调整延迟模块的第一路径，所述第一数字控制振荡器响应于输入频率值Freq来生成输出时钟脉冲，所述第一数字到时间转换器用于在系统时钟脉冲之间线性内插以校正输出时钟脉冲的相位，所述第一补偿模块用于向第一DTC施加补偿值以校正积分非线性内插INL失真，并且所述可调整延迟模块用于将一系列的标称模拟延迟I*dt,(I＝0,1,…N-1)引入到第一DTC的输出中，其中N*dt＝1/fsys，其中fsys是系统时钟的频率；
包括第二数字控制振荡器(DCO)、第二数字到时间转换器(DTC)和延迟存储器以及第二补偿模块的第二路径，所述第二数字控制振荡器响应于所述输入频率值Freq来生成输出时钟脉冲，所述第二数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正输出时钟脉冲的相位，所述延迟存储器用于向第二DCO施加标称数字延迟I*D,(I＝0,1…N-1)，其中N*D＝Freq，并且所述第二补偿模块用于向第二DTC施加补偿值以校正INL失真；
被编程来进行以下操作的控制器：
(i)在所述第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，其中δ是离所述标称模拟延迟的小的偏移，以及在所述第二路径的输入处引入抵消所述第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，其中Δ是离所述标称数字延迟的小的偏移；
(ii)调整第二补偿模块的内容，以针对k的不同值对准来自第一和第二路径的输出时钟脉冲，其中在所述对准时，所述第二补偿模块的内容x(k)代表每个k的INL值；
(iii)针对I的所有N个值迭代地重复步骤(i)和(ii)；以及
(iv)对第二补偿模块的内容x(k)进行平均来导出要施加到所述DTC中的所选择的一个DTC的补偿值，以校正INL失真。
13.根据权利要求12所述的时钟合成器，其特征在于，所述控制器被编程为在每次迭代时根据以下等式将所述第二补偿模块的所述内容x(k)添加到被储存在存储器中的值y(k)：
y(k)＝y(k)+x(k-Ib)
其中Ib是索引附加偏差；以及
将最终总和除以N以导出针对所述第一和第二路径中的至少一个路径的所述补偿值。
14.根据权利要求13所述的时钟合成器，其特征在于，所述控制器被编程为将所述索引附加偏差Ib设置为I*d，其中d＝D*M/Freq，以导出针对所述第一DTC的所述补偿值。
15.根据权利要求13所述的时钟合成器，其特征在于，所述控制器被编程为将所述索引附加偏差Ib设置为零，以导出针对所述第二DTC的所述补偿值。
16.根据权利要求12所述的时钟合成器，其特征在于，还包括取决于所述第一路径的输出是超前还是滞后于所述第二路径来被递增或递减的计数器、取决于所述计数器中的与第一和第二阈值进行比较的值来将第二DCO中的所述数字延迟的相位向前或者向后移动的上/下模块，以及用于储存抵消所述实际模拟延迟I*dt+δ的所述数字延迟I*D+Δ的匹配的实际值的存储器。
17.根据权利要求16所述的时钟合成器，其特征在于，还包括D型触发器，所述D型触发器的数据和时钟输入被连接到相应的第一和第二路径的输出，并且所述D型触发器的相应的Q和Q-1输出被耦合到所述计数器。
18.根据权利要求12所述的时钟合成器，其特征在于，还包括：取决于所述第一路径的输出是超前还是滞后于所述第二路径来被递增或递减的计数器，以及取决于所述计数器中的与第一和第二阈值进行比较的值来调整所述第二补偿模块中的所述补偿值的阈值比较器。
19.根据权利要求18所述的时钟合成器，其特征在于，还包括D型触发器，所述D型触发器具有被耦合到所述相应的第一和第二路径的输出的数据和时钟输入，并且所述D型触发器的Q和Q-1输出驱动所述计数器。
20.根据权利要求12所述的时钟合成器，其特征在于，还包括提供一系列附加的第一路径，以及用于将所述第一路径中的任何所选择的一条路径连接到所述延迟模块的多路复用器。
21.根据权利要求12所述的时钟合成器，其特征在于，还包括取决于所述第一路径的输出是超前还是滞后于所述第二路径来被递增或递减的计数器，以及阈值比较器，所述阈值比较器用于取决于所述计数器中的与第一和第二阈值进行比较的值来用第一缩放因子调整所述第二补偿模块中的所述补偿值，并用第二缩放因子调整所述延迟存储器中的所述延迟，直到所述第一和第二路径的输出被对准，并且所述控制器被编程为将所述标称模拟延迟I*dt从0连续地循环到(N-1)dt。
22.一种具有由系统时钟脉冲驱动的非线性数字到时间转换补偿的时钟合成器，包括：
包括第一数字控制振荡器DCO、第一数字到时间转换器DTC、第一补偿模块以及可调整延迟模块的第一路径，所述第一数字控制振荡器响应于输入频率值Freq来生成输出时钟脉冲，所述第一数字到时间转换器用于在系统时钟脉冲之间线性内插以校正输出时钟脉冲的相位，所述第一补偿模块用于向第一DTC施加补偿值以校正积分非线性内插INL失真，并且所述可调整延迟模块用于将一系列的标称模拟延迟I*dt,(I＝0,1,…N-1)引入到第一DTC的输出中，其中N*dt＝1/fsys，其中fsys是系统时钟的频率；
包括第二数字控制振荡器(DCO)、第二数字到时间转换器(DTC)和延迟存储器以及第二补偿模块的第二路径，所述第二数字控制振荡器响应于所述输入频率值Freq来生成输出时钟脉冲，所述第二数字到时间转换器用于对系统时钟脉冲之间的一系列M个内插点k进行线性内插以校正输出时钟脉冲的相位，所述延迟存储器用于向第二DCO施加标称数字延迟I*D,(I＝0,1…N-1)其中N*D＝Freq，并且所述第二补偿模块用于向第二DTC施加补偿值以校正INL失真；
控制器，所述控制器被编程为在所述第一路径的输出处引入具有I*dt+δ的实际延迟的所选择的标称模拟延迟I*dt，其中δ是离所述标称模拟延迟的小的偏移，以及在所述第二路径的输入处引入抵消所述第一路径中的实际模拟延迟的具有I*D+Δ的实际延迟的标称数字延迟I*D，其中Δ是离所述标称数字延迟的小的偏移。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10320401B2 (en) * 2017-10-13 2019-06-11 Xilinx, Inc. Dual-path digital-to-time converter
EP3701631B8 (en) * 2017-12-19 2022-04-27 Huawei International Pte. Ltd. Digital-to-time converter (dtc) assisted all digital phase locked loop (adpll) circuit
US11128742B2 (en) 2019-03-08 2021-09-21 Microsemi Storage Solutions, Inc. Method for adapting a constant bit rate client signal into the path layer of a telecom signal
CN110518907B (zh) 2019-08-30 2021-12-03 京东方科技集团股份有限公司 信号生成电路及其方法、数字时间转换电路及其方法
CN110784212B (zh) 2019-11-18 2020-06-30 华南理工大学 一种锁相环的频率锁定方法及电路
US10972084B1 (en) 2019-12-12 2021-04-06 Microchip Technology Inc. Circuit and methods for transferring a phase value between circuits clocked by non-synchronous clock signals
US11323123B2 (en) 2019-12-20 2022-05-03 Microchip Technology Inc. Circuit to correct phase interpolator rollover integral non-linearity errors
US10917097B1 (en) 2019-12-24 2021-02-09 Microsemi Semiconductor Ulc Circuits and methods for transferring two differentially encoded client clock domains over a third carrier clock domain between integrated circuits
US10992301B1 (en) 2020-01-09 2021-04-27 Microsemi Semiconductor Ulc Circuit and method for generating temperature-stable clocks using ordinary oscillators
US11239933B2 (en) 2020-01-28 2022-02-01 Microsemi Semiconductor Ulc Systems and methods for transporting constant bit rate client signals over a packet transport network
US11424902B2 (en) 2020-07-22 2022-08-23 Microchip Technology Inc. System and method for synchronizing nodes in a network device
CN112054800B (zh) * 2020-08-03 2023-08-08 博流智能科技（南京）有限公司 数字时间转换方法、数字时间转换器以及数字锁相环
US11509319B2 (en) 2020-12-08 2022-11-22 Cisco Technology, Inc. Low integral non-linearity digital-to-time converter for fractional-N PLLS
US11916662B2 (en) 2021-06-30 2024-02-27 Microchip Technology Inc. System and method for performing rate adaptation of constant bit rate (CBR) client data with a fixed number of idle blocks for transmission over a metro transport network (MTN)
US11838111B2 (en) 2021-06-30 2023-12-05 Microchip Technology Inc. System and method for performing rate adaptation of constant bit rate (CBR) client data with a variable number of idle blocks for transmission over a metro transport network (MTN)
US11387833B1 (en) 2021-09-03 2022-07-12 Qualcomm Incorporated Differential digital-to-time converter for even-order INL cancellation and supply noise/disturbance rejection
US11736065B2 (en) 2021-10-07 2023-08-22 Microchip Technology Inc. Method and apparatus for conveying clock-related information from a timing device
US11799626B2 (en) 2021-11-23 2023-10-24 Microchip Technology Inc. Method and apparatus for carrying constant bit rate (CBR) client signals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2413043B (en) * 2004-04-06 2006-11-15 Wolfson Ltd Clock synchroniser and clock and data recovery apparatus and method
US20060001494A1 (en) * 2004-07-02 2006-01-05 Bruno Garlepp Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference
CN101083637B (zh) * 2006-05-30 2011-06-29 富士通株式会社 对多个控制回路进行解耦的系统及方法
US8692599B2 (en) 2012-08-22 2014-04-08 Silicon Laboratories Inc. Interpolative divider linearity enhancement techniques
DE102014104478B4 (de) * 2014-03-31 2022-05-12 Apple Inc. Eine Schaltung, eine integrierte Schaltung, ein Sender, ein Empfänger, ein Sende-Empfangs-Gerät, ein Verfahren zum Erhalten von Kalibrierungsdaten und ein Verfahren zum Erzeugen einesLokaloszillatorsignals

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