CN108279727B - 改进的电流产生电路 - Google Patents

Abstract

本发明提供一种电流产生电路，其包括：带隙基准电压源电路；转换电阻；电流晶体管；误差放大器。所述带隙基准电压源电路包括运算放大器、第三电阻、第一中间节点、第二中间节点、采样开关、第一电容、滤波器、基准电压输出端、开关组合电路、N个双极型晶体管和控制电路。在不同时间段中，所述开关组合电路使得N个双极晶体管被逐一轮流连接到第二中间节点，使其余双极型晶体管被并联连接至第一中间节点，经过这种轮换可以实现双极型晶体管之间的失配被平均掉，从而可以实现更高的输出电压精度，进而可以使得所述电流产生电路输出更为准确的电流。

Description

改进的电流产生电路

【技术领域】

本发明涉及电子电路技术领域，特别涉及一种改进的电流产生电路。

【背景技术】

带隙基准电压源被广泛应用于各种模拟电路中。在实际应用中，高精度的带隙基准电压源被亲睐。请参考图1所示，其为现有技术中的一种带隙基准电压源的电路示意图，其包括电阻R1、R2、R3，双极型晶体管PNP管Q1、Q2，以及运算放大器OP。一般设计Q1的发射极面积比Q2的发射极面积大，例如其比例为K:1，在实际设计中为了实现比较好的匹配效果，一般Q1设计为K个与Q2一样的PNP管并联，在一个例子中K＝4。一般电阻R1和R2的电阻值设计成一样，并设计为R3的电阻值的M倍，则VBG＝Vbe+M.VT.lnK，其中Vbe为Q2的发射极-基极电压，M为R1的电阻值与R3的电阻值之比，VT为热电压，其为正温度系数，K为Q1与Q2的发射极面积之比。Vbe为负温度系数，通过设计合适的M值可以实现较好的温度补偿，实现近似零温度系数的VBG电压值。

虽然Q1被设计成K个与Q2一样的晶体管并联，但Q1中的每一个晶体管与Q2之间存在失配，即当大批量生产时，芯片之间会存在差异，这些差异导致VBG不准确，而且这种差异会因封装应力影响而变化。即使在晶圆或晶片阶段，通过修调技术把VBG调节得很准确，但封装后，由于封装应力的影响，导致芯片之间又存在偏差。

因此，由于产生的带隙基准电压VGB存在偏差，导致采用这样的电流产生电路产生的电流也不准确。

【发明内容】

本发明的目的在于提供一种电流产生电路，其采用改进的带隙基准电压源电压，该带隙基准电压源电压可以进一步提高输出的基准电压的精度，减小双极型晶体管的失配和封装应力的影响，这样可以使得所述电流产生电路输出更为准确的电流。

为了解决上述问题，本发明提供一种电流产生电路，其包括：带隙基准电路，其提供带隙基准电压；转换电阻R61；电流晶体管，其第一连接端作为电流产生电路的输出端，其第二连接端与所述转换电阻R61的一端相连，转换电阻R61的另一端接地；误差放大器，其第一输入端接收所述带隙基准电压，其第二输入端连接电流晶体管的第二连接端，其输出端与电流晶体管的栅极相连。其中所述带隙基准电压源电路包括运算放大器、第三电阻、第一中间节点、第二中间节点、采样开关、第一电容、滤波器、基准电压输出端、开关组合电路、N个双极型晶体管和控制电路，运算放大器的第一输入端与第二中间节点相连，运算放大器的第二输入端经第三电阻与第一中间节点相连，运算放大器的输出端依次经所述采样开关和第一电容接地，所述采样开关的控制端与控制电路相连，所述滤波器的输入端与所述采样开关和第一电容之间的连接节点相连，所述滤波器的输出端与所述基准电压输出端相连。其中所述N个双极晶体管中的每个双极晶体管的第一连接端均与所述开关组合电路相连，其第二连接端均与其自身的控制端相连并接地，所述控制电路控制所述开关组合电路，以使得每个双极晶体管的第一连接端可选择的与第一中间节点或第二中间节点相连，N大于等于2。

与现有技术相比，本发明中的带隙基准电压源电路包括开关组合电路，在不同时间段中，所述开关组合电路使得N个双极晶体管被逐一轮流连接到第二中间节点B，使其余(N-1)个双极型晶体管被并联连接至第一中间节点A，经过这种轮换可以实现双极型晶体管之间的失配被平均掉，从而可以实现更高的输出电压精度，使其受双极型晶体管的失配和封装应力的影响更小。这样，采用这种带隙基准电压源电路的电流产生电路可以输出更为准确的电流。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中的一种带隙基准电压源的电路示意图；

图2为本发明在一个实施例中的带隙基准电压源电路的电路示意图；

图3为图2中的时钟信号在一个实施例中的波形图；

图4为本发明在另一个实施例中的带隙基准电压源电路的电路示意图；

图5为图4中的时钟信号在一个实施例中的波形图；

图6为本发明中的改进的电流产生电路在一个实施例中的电路图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

请参考图2所示，其为本发明在一个实施例中的带隙基准电压源电路的电路示意图。图2所示的带隙基准电压源电路包括第三电阻R3、运算放大器OP、第一中间节点A、第二中间节点B、采样开关S6、第一电容C1、滤波器210、基准电压输出端VBG、开关组合电路220、N个双极型晶体管和控制电路230。

其中，所述运算放大器OP的第一输入端与所述第二中间节点B相连，所述运算放大器OP的第二输入端经所述第三电阻R3与所述第一中间节点A相连，所述运算放大器OP的输出端依次经所述采样开关S6和所述第一电容C1接地，所述采样开关S6的控制端与所述控制电路230相连；所述滤波器210的输入端与所述采样开关S6和所述第一电容C1之间的连接节点相连，所述滤波器210的输出端与基准电压输出端VBG相连，所述滤波器210用于滤除第一电容C1上的电压波动以形成平均电压，并将所述平均电压输出给所述基准电压输出端VBG。

所述N个双极型晶体管中，每个双极晶体管的第一连接端均与所述开关组合电路220相连，其第二连接端均与其自身的控制端相连并接地；所述控制电路230控制所述开关组合电路220，以使得每个双极晶体管的第一连接端可选择的与第一中间节点A或第二中间节点B相连，其中，N大于等于2。所述控制电路230控制所述开关组合电路220，在不同时间段中，使得N个双极晶体管被逐一轮流连接到第二中间节点B，且使其余(N-1)个双极型晶体管被并联连接至第一中间节点A。在每个时间段中，若一个双极晶体管的第一连接端被连接到第二中间节点B，且其余(N-1)个双极型晶体管的第一连接端被并联连接至第一中间节点A后，所述控制电路230控制采样开关S6导通，以采样运算放大器OP的输出端的电压至第一电容C1上，采样结束后，所述控制电路230控制采样开关S6关断。

在图2所示的具体实施例中，所述带隙基准电压源电路还包括第一电阻R1和第二电阻R2。所述第一电阻R1的一端与运算放大器OP的输出端相连，其另一端与运算放大器OP的第二输入端和所述第三电阻R3之间的连接节点相连；所述第二电阻R2的一端与运算放大器OP的输出端相连，其另一端与运算放大器OP的第一输入端相连。

在图2所示的具体实施例中，N等于5，图2一共采用5个设计成一样的双极型晶体管Q1～Q5，由其中的4个双极型晶体管构成等效图1中的Q1，由剩余的1个双极型晶体管构成等效图1中的Q2，即和第一中间节点A相连的双极型晶体管与和第二中间节点B相连的双极型晶体管的发射极面积之比为4:1。但是，在不同时间段，分别让图2中的一个双极型晶体管连接到第二中间节点B，而其他四个双极型晶体管连接至第一中间节点A，这样，等效工作电路的原理图与图1相似，只是Q1～Q5双极晶体管被逐一不断循环替换至第二中间节点B。

在图2所示的具体实施例中，所述开关组合电路220包括5个开关组(221～225)，每个开关组对应一个双极型晶体管，所述控制电路230通过控制每个开关组，以使得与该开关组对应的双极晶体管的第一连接端可选择的与第一中间节点A或第二中间节点B相连。例如，开关组221与双极型晶体管Q1对应，通过控制开关组221可使得双极型晶体管Q1的第一连接端可选择的与第一中间节点A或第二中间节点B相连；开关组222与双极型晶体管Q2对应，通过控制开关组222可使得双极型晶体管Q2的第一连接端可选择的与第一中间节点A或第二中间节点B相连；开关组223与双极型晶体管Q3对应，通过控制开关组223可使得双极型晶体管Q3的第一连接端可选择的与第一中间节点A或第二中间节点B相连；开关组224与双极型晶体管Q4对应，通过控制开关组224可使得双极型晶体管Q4的第一连接端可选择的与第一中间节点A或第二中间节点B相连；开关组225与双极型晶体管Q5对应，通过控制开关组225可使得双极型晶体管Q5的第一连接端可选择的与第一中间节点A或第二中间节点B相连。

在图2所示的具体实施例中，每个开关组包括一个第一开关和一个第二开关，其中，第一开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第一中间节点A相连；第二开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第二中间节点B相连。例如，开关组221包括第一开关S1a和第二开关S1b，其中，第一开关S1a的一端与对应的双极型晶体管Q1的第一连接端相连，其另一端与第一中间节点A相连，第二开关S1b的一端与对应的双极型晶体管Q1的第一连接端相连，其另一端与第二中间节点B相连；开关组222包括第一开关S2a和第二开关S2b，其中，第一开关S2a的一端与对应的双极型晶体管Q2的第一连接端相连，其另一端与第一中间节点A相连，第二开关S2b的一端与对应的双极型晶体管Q2的第一连接端相连，其另一端与第二中间节点B相连；开关组223包括第一开关S3a和第二开关S3b，其中，第一开关S3a的一端与对应的双极型晶体管Q3的第一连接端相连，其另一端与第一中间节点A相连，第二开关S3b的一端与对应的双极型晶体管Q3的第一连接端相连，其另一端与第二中间节点B相连；开关组224包括第一开关S4a和第二开关S4b，其中，第一开关S4a的一端与对应的双极型晶体管Q4的第一连接端相连，其另一端与第一中间节点A相连，第二开关S4b的一端与对应的双极型晶体管Q4的第一连接端相连，其另一端与第二中间节点B相连；开关组225包括第一开关S5a和第二开关S5b，其中，第一开关S5a的一端与对应的双极型晶体管Q5的第一连接端相连，其另一端与第一中间节点A相连，第二开关S5b的一端与对应的双极型晶体管Q5的第一连接端相连，其另一端与第二中间节点B相连。

在图2所示的具体实施例中，所述控制电路230为振荡器，所述振荡器230产生时钟信号CK1、CK1B、CK2、CK2B、CK3、CK3B、CK4、CK4B、CK5、CK5B、CK6，时钟信号CK1B和CK1分别与开关组221中的第一开关S1a和第二开关S1b的控制端相连，时钟信号CK2B和CK2分别与开关组222中的第一开关S2a和第二开关S2b的控制端相连，时钟信号CK3B和CK3分别与开关组223中的第一开关S3a和第二开关S3b的控制端相连，时钟信号CK4B和CK4分别与开关组224中的第一开关S4a和第二开关S4b的控制端相连，时钟信号CK5B和CK5分别与开关组225中的第一开关S5a和第二开关S5b的控制端相连。

图2中，时钟信号CK1B与CK1互为反相信号，即CK1为高电平时CK1B为低电平，CK1为低电平时CK1B为高电平；CK2B与CK2互为反相信号，即CK2为高电平时CK2B为低电平，CK2为低电平时CK2B为高电平；CK3B与CK3互为反相信号，即CK3为高电平时CK3B为低电平，CK3为低电平时CK3B为高电平；CK4B与CK4互为反相信号，即CK4为高电平时CK4B为低电平，CK4为低电平时CK4B为高电平；CK5B与CK5互为反相信号，即CK5为高电平时CK5B为低电平，CK5为低电平时CK5B为高电平。这些时钟信号都是为高电平(或称为第一逻辑电平)时，控制相连的开关导通；当这些时钟为低电平(或称为第二逻辑电平)时，控制相连的开关断开(不导通)。也可以说，所述控制电路230输出时钟信号CK1-CK5分别给开关组221-225，当时钟信号CK1-CK5为第一逻辑电平时，使得对应的开关组221-225中的第一开关截止、第二开关导通，当时钟信号CK1-CK5为第二逻辑电平时，使得对应的开关组中的第一开关导通，第二开关截止。

请参考图3所示，其为图2中的时钟信号在一个实施例中的波形图，由图3可知，时钟信号CK1-CK5的高电平(或称为第一逻辑电平)不交叠，并依次跳变为高电平(或称为第一逻辑电平)。在图3所示的具体实施例中，时钟信号CK1-CK5具有相同的高电平(或称为第一逻辑电平)时间，且相位依次滞后一预定时间，该预定时间等于时钟信号CK1-CK5具有的相同的高电平时间。

按照图3波形即可实现，双极型晶体管Q1～Q5中的一个轮流被连接至第二中间节点B，而其他四个双极型晶体管被并联连接至第一中间节点A。另外，采样时钟信号CK6在任何CK1～CK5的高电平(或称第一逻辑电平)时段中都出现高电平(第一逻辑电平)，但其上升沿延迟Td时间(如图3所示)，即所述采样时钟信号CK6由低电平跳变为高电平的时间(即高电平的起始时间)比其所在的CK1～CK5的高电平时间段的由低电平跳变为高电平的时间(即高电平的起始时间)延迟预定时间Td。此延迟时间Td是为了保证轮换双极型晶体管时，留给电路足够时间以便运算放大器OP的输出电压(VS)稳定。当VS电压稳定后，通过采样开关S6采样此电压至电容C1上，由于失配的存在，导致采样到C1上的电压在不同时钟相位时存在波动，通过由第四电阻R4和第二电容C2组成的滤波器210可以滤除波动，形成平均电压。经过这种轮换和平均的效果，可以实现双极型晶体管之间的失配被平均掉，因此，可以实现更高的输出电压精度，减小受双极型晶体管失配的影响。

需要特别说明的是，在图2所示的实施例中，所述运算放大器OP的第一输入端和第二输入端分别为运算放大器OP的正向输入端和反向输出端；所述N个双极型晶体管为PNP型晶体管，所述双极晶体管的第一连接端、第二连接端和控制端分别为PNP型晶体管的射极、集电极和基极。

本发明不仅可以适用于图2所示的带隙基准源结构，也适用于其他任何带隙基准源结构。请参考图4所示，其为本发明在另一个实施例中的带隙基准电压源电路的电路示意图。图4所示的带隙基准电压源电路包括第三电阻R3、运算放大器OP、第一中间节点A、第二中间节点B、采样开关S6、第一电容C1、滤波器310、基准电压输出端VBG、开关组合电路320、N个双极型晶体管和控制电路330。

其中，所述运算放大器OP的第一输入端与所述第二中间节点B相连，所述运算放大器OP的第二输入端经所述第三电阻R3与所述第一中间节点A相连，所述运算放大器OP的输出端依次经所述采样开关S6和所述第一电容C1接地，所述采样开关S6的控制端与所述控制电路330相连；所述滤波器310的输入端与所述采样开关S6和所述第一电容C1之间的连接节点相连，所述滤波器310的输出端与基准电压输出端VBG相连，所述滤波器310用于滤除第一电容C1上的电压波动以形成平均电压，并将所述平均电压输出给所述基准电压输出端VBG。

所述N个双极晶体管中，每个双极晶体管的第一连接端均与所述开关组合电路320相连，其第二连接端均与其自身的控制端相连并接地；所述控制电路330控制所述开关组合电路320，以使得每个双极晶体管的第一连接端可选择的与第一中间节点A或第二中间节点B相连，其中，N大于等于2。所述控制电路330控制所述开关组合电路320，在不同时间段中，使得N个双极晶体管被逐一轮流连接到第二中间节点B，且使其余(N-1)个双极型晶体管被并联连接至第一中间节点A。在每个时间段中，若一个双极晶体管的第一连接端被连接到B点，且其余(N-1)个双极型晶体管的第一连接端被并联连接至A点后，所述控制电路330控制采样开关S6导通，以采样运算放大器OP的输出端的电压至第一电容C1上，采样结束后，所述控制电路330控制采样开关S6关断。

在图4所示的具体实施例中，所述带隙基准电压源电路还包括第二电阻R2、第一MOS管MP1和第二MOS管MP2，所述第一MOS管MP1和第二MOS管MP2的第一连接端均与电源端VIN相连，第一MOS管MP1的控制端与第二MOS管MP2的控制端相连，第一MOS管MP1的第二连接端与运算放大器OP的第二连接端和第三电阻R3之间的连接节点相连；第二MOS管MP2的控制端与所述运算放大器OP的输出端相连，第二MOS管MP2的第二连接端经第二电阻R2与运算放大器OP的第一输入端相连。

在图4所示的具体实施例中，N等于3，图4一共采用3个设计成一样的双极型晶体管Q1～Q3，由其中的2个双极型晶体管构成等效图1中的Q1，由剩余的1个双极型晶体管构成等效图1中的Q2，即和第一中间节点A相连的双极型晶体管与和第二中间节点B相连的双极型晶体管的发射极面积之比为2:1。但是，在不同时间段，分别让图4中的一个双极型晶体管连接到第二中间节点B，而其他两个双极型晶体管连接至第一中间节点A，这样，等效工作电路的原理图与图1相似，只是Q1～Q3双极晶体管被逐一不断循环替换至第二中间节点B。

在图4所示的实施例中，和第一中间节点A相连的双极型晶体管与和第二中间节点B相连的双极型晶体管的发射极面积之比为2:1，但实际中可以取其他任何值，较大的比例可能实现更好的效果，因为轮换效果更好，且两路双极型晶体管的基极-发射极电压之差更大，可以降低受运算放大器输入失配的影响，因此精度更佳。

在图4所示的具体实施例中，所述开关组合电路320包括3个开关组(321～323)，每个开关组对应一个双极型晶体管，所述控制电路330通过控制每个开关组，以使得与该开关组对应的双极晶体管的第一连接端可选择的与第一中间节点A或第二中间节点B相连。例如，开关组321与双极型晶体管Q1对应，通过控制开关组321可使得双极型晶体管Q1的第一连接端可选择的与第一中间节点A或第二中间节点B相连；开关组322与双极型晶体管Q2对应，通过控制开关组322可使得双极型晶体管Q2的第一连接端可选择的与第一中间节点A或第二中间节点B相连；开关组323与双极型晶体管Q3对应，通过控制开关组323可使得双极型晶体管Q3的第一连接端可选择的与第一中间节点A或第二中间节点B相连。

在图4所示的具体实施例中，每个开关组包括一个第一开关和一个第二开关，其中，第一开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第一中间节点A相连；第二开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第二中间节点B相连。例如，开关组321包括第一开关S1a和第二开关S1b，其中，第一开关S1a的一端与对应的双极型晶体管Q1的第一连接端相连，其另一端与第一中间节点A相连，第二开关S1b的一端与对应的双极型晶体管Q1的第一连接端相连，其另一端与第二中间节点B相连；开关组322包括第一开关S2a和第二开关S2b，其中，第一开关S2a的一端与对应的双极型晶体管Q2的第一连接端相连，其另一端与第一中间节点A相连，第二开关S2b的一端与对应的双极型晶体管Q2的第一连接端相连，其另一端与第二中间节点B相连；开关组323包括第一开关S3a和第二开关S3b，其中，第一开关S3a的一端与对应的双极型晶体管Q3的第一连接端相连，其另一端与第一中间节点A相连，第二开关S3b的一端与对应的双极型晶体管Q3的第一连接端相连，其另一端与第二中间节点B相连。

在图4所示的具体实施例中，所述控制电路330为振荡器，所述振荡器330产生时钟信号CK1、CK1B、CK2、CK2B、CK3、CK3B、CK6，时钟信号CK1B和CK1分别与开关组321中的第一开关S1a和第二开关S1b的控制端相连，时钟信号CK2B和CK2分别与开关组322中的第一开关S2a和第二开关S2b的控制端相连，时钟信号CK3B和CK3分别与开关组323中的第一开关S3a和第二开关S3b的控制端相连。

图4中，时钟信号CK1B与CK1互为反相信号，即CK1为高电平时CK1B为低电平，CK1为低电平时CK1B为高电平；CK2B与CK2互为反相信号，即CK2为高电平时CK2B为低电平，CK2为低电平时CK2B为高电平；CK3B与CK3互为反相信号，即CK3为高电平时CK3B为低电平，CK3为低电平时CK3B为高电平。这些时钟信号都是为高电平(或称为第一逻辑电平)时，控制相连的开关导通；当这些时钟为低电平(或称为第二逻辑电平)时，控制相连的开关断开(不导通)。也可以说，所述控制电路330输出时钟信号CK1-CK3分别给开关组321-323，当时钟信号CK1-CK3为第一逻辑电平时，使得对应的开关组321-323中的第一开关截止、第二开关导通，当时钟信号CK1-CK3为第二逻辑电平时，使得对应的开关组中的第一开关导通，第二开关截止。

请参考图5所示，其为图4中的时钟信号在一个实施例中的波形图，由图5可知，时钟信号CK1-CK3的高电平(或称为第一逻辑电平)不交叠，并依次跳变为高电平(或称为第一逻辑电平)。在图5所示的具体实施例中，时钟信号CK1-CK3具有相同的高电平(或称为第一逻辑电平)时间，且相位依次滞后一预定时间，该预定时间等于时钟信号CK1-CK3具有的相同的高电平时间。

按照图5波形即可实现，双极型晶体管Q1～Q3中的一个轮流被连接至第二中间节点B，而其他两个双极型晶体管被并联连接至第一中间节点A。另外，采样时钟信号CK6在任何CK1～CK3的高电平(或称第一逻辑电平)时段中都出现高电平(第一逻辑电平)，但其上升沿延迟Td时间(如图5所示)，即所述采样时钟信号CK6由低电平跳变为高电平的时间(即高电平的起始时间)比其所在的CK1～CK3的高电平时间段的由低电平跳变为高电平的时间(即高电平的起始时间)延迟预定时间Td。此延迟时间Td是为了保证轮换双极型晶体管时，留给电路足够时间以便运算放大器OP的输出电压(VS)稳定。当VS电压稳定后，通过采样开关S6采样此电压至电容C1上，由于失配的存在，导致采样到C1上的电压在不同时钟相位时存在波动，通过由第四电阻R4和第二电容C2组成的滤波器210可以滤除波动，形成平均电压。经过这种轮换和平均的效果，可以实现双极型晶体管之间的失配被平均掉，因此，可以实现更高的输出电压精度，减小受双极型晶体管失配的影响。

需要特别说明的是，在图4所示的实施例中，所述运算放大器OP的第一输入端和第二输出端分别为运算放大器OP的反向输入端和正向输出端；所述N个双极型晶体管为PNP型晶体管，所述双极晶体管的第一连接端、第二连接端和控制端分别为PNP型晶体管的射极、集电极和基极；所述第一MOS管MP1和第二MOS管MP2均为PMOS晶体管，且第一MOS管MP1和第二MOS管MP2的第一连接端、第二连接端和控制端分别为PMOS晶体管的源极、漏极和栅极。

图6为本发明中的电流产生电路在一个实施例中的电路示意图。如图6所示的，所述电流产生电路600包括：带隙基准电压源电路610、转换电阻R61、电流晶体管MN1和误差放大器EA。

带隙基准电压源电路610提供带隙基准电压VR，其可以为上文描述的改进的带隙基准电压源电路。所述电流晶体管MN1的第一连接端作为电流产生电路600的输出端IO，其第二连接端与所述转换电阻R61的一端相连，转换电阻R61的另一端接地。误差放大器EA的第一输入端接收所述带隙基准电压VR，其第二输入端连接电流晶体管MN1的第二连接端，其输出端与电流晶体管MN1的栅极相连。这样，采用这种带隙基准电压源电路的电流产生电路600可以输出更为准确的电流。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种电流产生电路，其特征在于，其包括：

带隙基准电压源电路，其提供带隙基准电压；

转换电阻；

电流晶体管，其第一连接端作为电流产生电路的输出端，其第二连接端与所述转换电阻的一端相连，转换电阻的另一端接地；

误差放大器，其第一输入端接收所述带隙基准电压，其第二输入端连接电流晶体管的第二连接端，其输出端与电流晶体管的栅极相连；

其中所述带隙基准电压源电路包括运算放大器、第三电阻、第一中间节点、第二中间节点、采样开关、第一电容、滤波器、基准电压输出端、开关组合电路、N个双极型晶体管和控制电路，运算放大器的第一输入端与第二中间节点相连，运算放大器的第二输入端经第三电阻与第一中间节点相连，运算放大器的输出端依次经所述采样开关和第一电容接地，所述采样开关的控制端与控制电路相连，所述滤波器的输入端与所述采样开关和第一电容之间的连接节点相连，所述滤波器的输出端与所述基准电压输出端相连，

其中所述N个双极晶体管中的每个双极晶体管的第一连接端均与所述开关组合电路相连，其第二连接端均与其自身的控制端相连并接地，所述控制电路控制所述开关组合电路，以使得每个双极晶体管的第一连接端可选择的与第一中间节点或第二中间节点相连，N大于等于2，

所述控制电路控制所述开关组合电路，在不同时间段中，使得N个双极晶体管被逐一轮流连接到第二中间节点，其余(N-1)个双极型晶体管的第一连接端被并联连接至第一中间节点，在每个时间段中，若一个双极晶体管的第一连接端被连接到第二中间节点，其余(N-1)个双极型晶体管的第一连接端被并联连接至第一中间节点，所述控制电路控制所述采样开关导通，以采样运算放大器的输出端的电压至第一电容上，采样结束后，所述控制电路控制所述采样开关关断，

所述开关组合电路包括N个开关组，每个开关组对应一个双极型晶体管，所述控制电路通过控制每个开关组，以使得与该开关组对应的双极晶体管的第一连接端可选择的与第一中间节点或第二中间节点相连，

每个开关组包括一个第一开关和一个第二开关，其中，第一开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第一中间节点相连；第二开关的一端与对应的双极型晶体管的第一连接端相连，其另一端与第二中间节点相连，

所述控制电路为振荡器，所述振荡器输出第一时钟信号至第N时钟信号分别给N个开关组，当时钟信号为第一逻辑电平时，使得对应的开关组中的第一开关截止、第二开关导通，当时钟信号为第二逻辑电平时，使得对应的开关组中的第一开关导通，第二开关截止，

所述振荡器输出采样时钟信号给所述采样开关的控制端，当所述采样时钟信号为第一逻辑电平时，使得所述采样开关导通，当所述采样时钟信号为第二逻辑电平时，使得所述采样开关截止，

第一时钟信号至第N时钟信号的第一逻辑电平不交叠，并依次跳变为第一逻辑电平，

在第一时钟信号至第N时钟信号的每个第一逻辑电平时间段内都会出现所述采样时钟信号的第一逻辑电平，且所述采样时钟信号的第一逻辑电平的起始时间比其所在的第一时钟信号至第N时钟信号的第一逻辑电平时间段的起始时间延迟第一预定时间，

所述滤波器包括第二电容和第四电阻，所述第四电阻的一端与第一电容和所述采样开关之间的连接节点相连，其另一端与所述基准电压输出端相连；所述第二电容连接于所述基准电压输出端和接地端之间。

2.根据权利要求1所述的电流产生电路，其特征在于，所述N个双极型晶体管相同，第一时钟信号至第N时钟信号具有相同的第一逻辑电平时间，且相位依次滞后第二预定时间，所述第二预定时间等于第一时钟信号至第N时钟信号的第一逻辑电平时间。

3.根据权利要求1-2任一所述的电流产生电路，其特征在于，带隙基准电压源电路还包括第二电阻、第一MOS晶体管和第二MOS晶体管，

所述第一MOS晶体管和第二MOS晶体管的第一连接端均与电源端相连，第一MOS晶体管的控制端与第二MOS晶体管的控制端相连，第一MOS晶体管的第二连接端与运算放大器的第二输入端和第三电阻之间的连接节点相连；第二MOS晶体管的控制端与所述运算放大器的输出端相连，第二MOS晶体管的第二连接端经所述第二电阻与运算放大器的第一输入端相连。

4.根据权利要求3所述的电流产生电路，其特征在于，

所述运算放大器的第一输入端和第二输入端分别为运算放大器的反向输入端和正向输出端，

所述N个双极型晶体管为PNP型晶体管，所述双极晶体管的第一连接端、第二连接端和控制端分别为PNP型晶体管的射极、集电极和基极；

所述第一MOS晶体管、第二MOS晶体管均为PMOS晶体管，且第一MOS晶体管、第二MOS晶体管的第一连接端、第二连接端和控制端分别为PMOS晶体管的源极、漏极和栅极，

电流晶体管为NMOS晶体管，其中电流晶体管的第一连接端、第二连接端分别为NMOS晶体管的漏极和源极。

5.根据权利要求1-2任一所述的电流产生电路，其特征在于，其还包括第一电阻和第二电阻，

所述第一电阻的一端与所述运算放大器的输出端相连，其另一端与所述运算放大器的第二输出端和所述第三电阻之间的连接节点相连；

所述第二电阻的一端与所述运算放大器的输出端相连，其另一端与所述运算放大器的第一输出端相连。

6.根据权利要求5所述的电流产生电路，其特征在于，

所述运算放大器的第一输入端和第二输出端分别为运算放大器的正向输入输入端和反向输出端，

所述N个双极型晶体管为PNP型晶体管，所述双极晶体管的第一连接端、第二连接端和控制端分别为PNP型晶体管的射极、集电极和基极。

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