CN108229631B - 具备防篡改回路的双通信频率rfid电路 - Google Patents

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Abstract

本发明涉及一种具备防篡改回路的双通信频率RFID电路。双通信频率RFID电路包括：逻辑单元，用于处理由第一天线(2)在第一频率下或由第二天线(4)在第二频率下接收或发送的数据信号；以及单元(20)，用于管理通过两个连接端子(Tamper_in、Tamper_out)链接到所述集成电路的篡改回路(21)的状态。所述管理单元包括：第一低通滤波器(25)，其链接到第一连接端子；第二低通滤波器(26)，其链接到第二连接端子；电流源(M3、M4)，其用于提供通过所述第一低通滤波器的电流；开关(M1)，其链接在所述第二低通滤波器的输出端处；及第一反相器(22)，其连接在所述电流源与所述第一低通滤波器之间并用于向所述逻辑单元提供针对所述篡改回路的状态的输出信号(Short)。

Description

具备防篡改回路的双通信频率RFID电路
技术领域
本发明涉及一种具备链接到管理单元的篡改回路的双通信频率RFID电路。用于管理篡改回路的单元被链接到RFID电路的逻辑单元或处理器以便被控制。
背景技术
众所周知，为电子电路配备防篡改检测部件以便具体地针对可能伪造而监视产品的真实性。该检测部件通常可以被结合到充当应答器的CMOS型集成电路中。将被放置在待认证产品上的篡改回路链接到该检测部件所连接到的电子电路的端子或连接衬垫。检测部件监视两个连接端子之间存在或不存在短路，即监视篡改回路是断开还是未断开。
在诸如一瓶葡萄酒之类的产品的情况下，篡改回路可以例如被整合到软木塞中并且当引入开塞钻时篡改回路可能断开。检测部件因此使得可以监视回路是断开还是未断开。因此，不可能以这样的方式在伪造产品中重用电子电路(其可以是应答器)：使得人们相信该产品是真实产品。在打开酒瓶之前和之后(即在破坏回路或短路之后)，还必须可以经由应答器通信。应答器的天线因此不能用作篡改回路，因为这将阻碍去往/来自应答器的无线信号传送到RFID读取器。
在专利申请US 2006/0214789 A1中并且参考图1，给出具有安全传感器(例如篡改回路101)的无源型RFID应答器100的描述。所述应答器包括至少一个天线110，以便能够经由天线210与RFID读取器200通信。RFID应答器100包括用于连接篡改回路101的单独端子。应答器100还包括射频信号接收和发送单元102，其链接到天线110并且向电源电路105供电。逻辑单元103具备存储器，在该存储器中存储要被发送的识别代码，并且该存储器链接到用于检测篡改回路的状态的电路104。
在该专利申请US 2006/0214789 A1中，没有关于将这种篡改回路用于必须在各种RF电磁场下工作的应答器的描述。没有规定针对能够在不同载波频率下接收或发送信号的应答器设计这种回路，这构成缺点。
在专利US 9,082,057 B2中并且参考图2，给出具有篡改回路101的无源型RFID应答器100的描述。所述应答器100包括射频信号接收器102和发送器109。它还包括用于存储各种数据(包括篡改回路的状态)的非易失性存储器106、以及链接到用于管理回路的单元108的状态检测电路107。
对于该篡改回路101，这需要三个连接端子，一个端子链接到接地端子，一个端子链接到管理单元108，以及一个端子借助电阻器R1链接到电流源Ipol。另一个电阻器R2被布置在链接到地的端子与链接到管理单元108的端子之间。如在前面文件中那样，没有规定针对在不同载波频率下接收或发送信号的应答器设计篡改回路，这构成缺点。
图3示出连接到应答器的集成电路的两个连接端子Tamper_in和Tamper_out的篡改回路101的操作原理的概况。逻辑输入信号Tamper_en控制用于管理篡改回路101的状态的单元的使用。该输入信号Tamper_en使得能够控制第一开关S1的闭合，第一开关S1链接在链接到电源电压Vsup的电流源I1与回路的第一连接端子Tamper_in之间。输入信号Tamper_en还使得能够控制第二开关S2的闭合，第二开关S2在回路的第二连接端子Tamper_out与链接到地的电流源I2之间。
来自电流源I1的电流值大于来自电流源I2的电流值，例如大10倍。还可以通过连接到第二连接端子Tamper_out来提供反相器120，以便针对篡改回路101的状态提供输出信号Short。当两个开关S1和S2闭合时，反相器120的输出信号的状态处于低状态，以便指示篡改回路没有断开，并且如果回路断开，则处于高状态。
现有技术文件没有描述使用两个不同的频率范围以便传送来自具备篡改回路的应答器的数据。这些频带例如是用于NFC近场通信的13.56兆赫(MHz)的HF频带和用于长距离通信的915兆赫的UHF频带。因为篡改回路可以采取任何形式，所以它可以表现为嘈杂电磁环境中的无线电天线。因此，必须实现电磁兼容性(EMC)电路，以便获得对篡改回路状态的适当测量。
应答器通常在低功率下工作，该功率根据用于通信的电磁场而被限制。在这些条件下，必须强制电路的防篡改功能几乎不消耗电流，同时具有足够短的测量时间以便确定篡改回路的状态。当篡改回路不存在或断开时，还必须不受连接到篡改回路的端子的外部组件的寄生电容的干扰。
发明内容
因此，本发明的目标是通过提供一种具备链接到管理单元的篡改回路的双通信频率RFID电路，克服上述现有技术的缺点。
为此，本发明涉及一种具备链接到管理单元的篡改回路的双通信频率RFID电路，该RFID电路包括在独立权利要求1中限定的特征。
所述RFID电路的特定实施例在从属权利要求2至15中限定。
所述具备篡改回路的RFID电路的一个优点在于以下事实：用于管理所述RFID电路的所述篡改回路的状态的单元被设计为不受两个通信频率下的任何通信的干扰，并且同时考虑由所述篡改回路和连接到所述篡改回路的连接端子的寄生电容器形成的共振电路。
有利地，所述RFID电路包括至少一个低通滤波器，所述低通滤波器以过滤掉干扰的方式链接到所述篡改回路的每个连接端子。每个滤波器被设计为过滤掉来自至少一个第一频率下和/或不同于所述第一频率的至少一个第二频率下的通信的干扰。每个低通滤波器可以相同以保证对称性，以便降低在输入端处由所述回路和所述寄生电容器形成的共振电路的品质因数Q。因此，一个连接端子上的任何感应电压被另一个连接端子上的反相的电压自动补偿。
有利地，所述RFID电路的用于管理篡改回路的状态的单元包括链接到所述篡改回路的每个连接端子的至少一个第一低通滤波器，后跟用于过滤掉所有干扰的第二低通滤波器。每个第一低通滤波器和每个相继的第二低通滤波器被设计为过滤掉来自第一频率下和不同于所述第一频率的第二频率下的通信的干扰。优选地，所述第一频率是大约13.56兆赫的频率，并且所述第二频率是大约915兆赫的频率。
附图说明
从以下由附图例示的至少一个非限制性实施例的描述，具备篡改回路的双通信频率RFID电路的目标、优点和特性将变得更显而易见，这些附图是：
图1(已经引用)示意性地示出现有技术中具备篡改回路的RFID电子电路的第一实施例，
图2(已经引用)示意性地示出现有技术中具备篡改回路的RFID电子电路的第二实施例，
图3(已经引用)示出现有技术中RFID电路的用于管理篡改回路的状态的单元的示意性概览图，
图4示意性地示出根据本发明的具备篡改回路的双通信频率RFID电路的一个实施例，以及
图5示出根据本发明的双通信频率RFID电路的用于管理篡改回路的状态的单元的各种组件。
具体实施方式
在以下描述中，将仅以简化方式提及双通信频率RFID电路的本技术领域中的技术人员公知的所有电子组件。主要强调所述RFID电路的用于管理篡改回路的状态的单元，如以下解释的那样。
图4示出根据本发明的具备篡改回路的双通信频率RFID电路的一个实施例。所述RFID电路优选地是应答器1，应答器1被设计为能够与诸如RFID读取器之类的RFID询问器通信。第一通信频率可以低于第二通信频率。
应答器1包括被设计为在第一频率下工作的第一天线2，该第一频率可以是位于3兆赫与30兆赫之间的第一高频，优选地约为13.56兆赫以便建立NFC近场通信。该第一天线2可以根据第一通信协议接收或发送通信信号。第一天线2链接到第一调制器/解调器5，以便调制要被发送的数据或者解调要被接收的数据。第一调制器/解调器5连接到用于处理接收的已解调数据或要被发送的数据的逻辑单元7。逻辑单元7包括第一HF控制单元8和第二UHF控制单元9。第一HF控制单元8被设计为根据第一通信协议处理数据，而第二UHF控制单元9被设计为根据第二通信协议处理数据。
应答器1还包括被设计为在第二频率下工作的第二天线4，该第二频率可以是位于300兆赫与3千兆赫(GHz)之间的超高频UHF，优选地约为915兆赫以便建立长距离通信。第二天线4可以根据第二通信协议接收或发送通信信号。该第二通信协议可以例如是EPC第1类第2代(Gen2)协议。第二天线4链接到第二调制器/解调器6，第二调制器/解调器6链接到逻辑单元7。根据该第二协议接收或发送的信号因此由第二UHF控制单元9处理。
第一HF控制单元8连接到第一非易失性存储器10(NVM_HF)，而第二UHF控制单元9连接到第二非易失性存储器11(NVM_UHF)。还可以提供存储总线12以便连接两个非易失性存储器。还在RFID电路(应答器)中提供电源3以便向RFID电路的各种电子组件提供电源电压Vsup。该应答器因此可以是无源型，具有通过整流由第一天线2或第二天线4接收的射频信号提供的电力供应；或者可以是有源型，具有特定于RFID电路的电源。
RFID电路1还包括用于管理篡改回路21的状态的单元20。篡改回路21通常连接到RFID集成电路的两个端子或触点或衬垫，以便链接到管理单元20(其连接到逻辑单元7)的管理组件。如以下解释的，管理单元20确定篡改回路21的状态，该回路可以完整或断开。可以将回路的状态传送到第一HF控制单元8或第二UHF控制单元9，以便根据第一协议或第二协议发送该信息。回路的状态还可以存储在非易失性存储器之一中，例如存储在第二非易失性存储器11(NVM_UHF)中。
图5示出所述双通信频率RFID电路的用于管理篡改回路21的状态的单元20的各种组件。篡改回路21连接到两个端子或连接衬垫Tamper_in和Tamper_out，同时与定义具有品质因数Q的共振电路的寄生电容器Cp关联。如以下更详细解释的，从所述逻辑单元提供逻辑输入信号Tamper_en以便控制对管理单元20的使用，并且提供输出信号Short以便给出篡改回路21的状态。还提供输入连接器in以便建立可用于RFID电路中的小参考电流。管理单元20连接在电源电压Vsup与地之间。
从第一连接端子Tamper_in开始，管理单元20包括至少一个第一低通滤波器25，其由链接到第一连接端子Tamper_in的第一电阻器R1和链接到地的第一电容器C1形成。从第二连接端子Tamper_out开始，管理单元20包括至少一个第二低通滤波器26，其由链接到第二连接端子Tamper_out的第一电阻器R1和链接到地的第一电容器C1形成。优选地，链接到第一连接端子的第一低通滤波器25与链接到第二连接端子的第二低通滤波器26相同。链接到连接端子的这些低通滤波器使得能够确保电磁兼容性和对数据处理的滤波。
在第一低通滤波器25和第二低通滤波器26之后，还可以连接另一对低通滤波器。因此，第三低通滤波器27(R2、C2)链接到第一低通滤波器25，并且第四低通滤波器28(R2、C2)链接到第二低通滤波器26。第三低通滤波器27的第二电阻器R2链接到第一低通滤波器25的第一电阻器R1和第一电容器C1的连接节点，而第二电容器C2链接到地。第四低通滤波器28的第二电阻器R2链接到第二低通滤波器26的第一电阻器R1和第一电容器C1的连接节点，而第二电容器C2链接到地。第三低通滤波器27优选地与第四低通滤波器28相同，以便确保管理单元的对称性。
应该注意，低通滤波器的所有电容器C1、C2还可以链接到电源电压端子Vsup而不是链接到地。
第三低通滤波器27的第二电阻器R2和第二电容器C2的连接节点链接到第一反相器22，第一反相器22针对逻辑单元提供表示篡改回路的状态的输出信号Short。第四低通滤波器28的第二电阻器R2和第二电容器C2的连接节点串联链接到MOS晶体管M1，该晶体管优选地是源极链接到地的第一NMOS晶体管，并且该晶体管直接根据从逻辑单元提供的逻辑输入信号Tamper_en由激活信号s在其栅极上进行控制。逻辑输入信号首先被提供给第二反相器23，随后是第三反相器24，以便提供激活信号s。第二反相器23提供反相的激活信号sb。第二MOS晶体管M2链接在电源电压端子Vsup与第三低通滤波器的第二电阻器R2和第二电容器C2的连接节点之间。该第二晶体管M2优选地是由激活信号s在其栅极上进行控制的PMOS晶体管。
还提供与第四MOS晶体管M4串联的第三MOS晶体管M3，这些晶体管被布置在电源电压端子Vsup与第三低通滤波器27的第二电阻器R2和第二电容器C2的连接节点之间。这些第三和第四MOS晶体管M3、M4优选地是PMOS晶体管。第三晶体管M3的栅极由反相的激活信号sb控制，而第四晶体管M4的栅极由控制信号ctl控制。当第三晶体管M3和第四晶体管M4被置于接通状态时，两个晶体管的组件形成电流源，以便流经低通滤波器、篡改回路21(如果其完整)，并且第一晶体管M1被置于接通状态，该晶体管也是开关。
为了提供该控制信号ct1，在电源端子Vsup与参考电流端子in之间串联提供第六MOS晶体管M6和第七MOS晶体管M7，这些晶体管优选地是PMOS晶体管。第八MOS晶体管M8(其优选地是PMOS晶体管)与第六和第七PMOS晶体管M6、M7并联连接，同时链接在电源端子Vsup与参考电流端子in之间。第八PMOS晶体管M8的栅极链接到第六和第七PMOS晶体管M6、M7的连接节点，该节点提供控制信号ctl。第六PMOS晶体管M6的栅极由激活信号s控制，而第七PMOS晶体管M7的栅极由反相的激活信号sb控制。
还可以提供用于激活第一反相器22的第五MOS晶体管M5。该第五晶体管M5可以是链接在第一反相器22的电源与电源端子Vsup之间的PMOS晶体管。第五晶体管M5的栅极由控制信号ctl控制。当第三和第四晶体管M3、M4处于接通状态时，该第五晶体管M5通常处于接通状态。但是，还可以设想使第一反相器22始终被激活并且直接以电源电压Vsup被供电。
初始地，逻辑输入信号Tamper_en被设置为0，这意味着第一晶体管M1关断并且第二晶体管M2接通。因此，经由篡改回路21的所有电容器C1、C2被预充电。接下来，在求值期间内，逻辑输入信号Tamper_en被设置为1，这在正电源Vsup侧导致M2被关断，并且被替换为第三和第四PMOS晶体管M3、M4，晶体管M3、M4由反相的激活信号sb和控制信号ctl激活。
篡改回路21必须在嘈杂电磁环境中工作，因为使用电磁场与RFID电路通信，即与应答器通信。因此，当篡改回路21存在时，其必须表现为短路，并且当它打开或断开时，其表现为开路而不管其感应特征为何。
篡改回路21当前是共振电路的一部分，该共振电路还包括寄生电容器Cp。所述回路接收电磁场并且根据电压改变电磁场，该电压按共振电路的品质因数Q被放大。为了能够限制由电磁场产生的感应电压的不利影响，管理单元20因此被设计为降低共振电路的品质因数Q。这使得能够避免累积多余能量。链接到连接端子的电路因此必须对称，以便降低该品质因数Q。因此，一个连接端子上的任何感应电压被另一个连接端子上的反相的电压自动补偿，并且因此，地不受任何注入电荷的干扰。
以下给出用于管理篡改回路的单元的组件的示例性大小的指示。控制对管理单元的组件的选择的等式定义如下：
Rc＝2·(L/C)1/2，其中Rc是LC共振电路的临界电阻，
F＝1/(2·π·(L·C)1/2)，其中F是LC共振电路的共振频率，
Ei＝K·L·2·π·F·I，其中Ei是由类似回路(L)产生的感应电压，该回路(L)具有耦合因数K并且在频率F下引出电流I，
L＝μ0·(π/2)·R，其中R是回路的半径，并且μ0是具有值4·π·10-7的通用常数。
为了定义链接到篡改回路21的管理单元20的品质因数Q，必须考虑以下事实：
据估计，通常采取短路线形式的回路在这种情况下可以是半径为2厘米的圆形回路，从而导致40纳亨(nH)的电感，如下所示：
L＝μ0·(π/2)·R＝4·π·10-7·(π/2)·2·10-2＝大约40纳亨。
第一和第二低通滤波器的第一内部电容器C1不能过大，以便节省应答器中的空间。因此，已发现具有稍低于所使用的UHF频带915兆赫的共振频率是有利的。一种很好的折衷是使用484兆赫作为共振频率以便设计管理单元的电路，从而导致2.7皮法(pF)的可接受电容，如下所示：
C＝1/(L·(2·π·F)2)＝大约2.70皮法。
因为电容C表示串联的两个电容器C1的组合值，所以C1可以计算如下：
C1＝2·C＝2·2.70皮法＝5.4皮法。
管理单元的电路的第二组件是电阻器的值，该电阻器消耗功率，并且可以计算如下：
Rc＝2·(L/C)1/2＝2·(40纳亨/2.70皮法)1/2＝大约240欧姆(Ohms)。
因为电阻Rc表示第一和第二低通滤波器中串联的两个第一电阻器R1的组合值，所以R1可以计算如下：
R1＝Rc/2＝120欧姆。因此，已获得第一和第二低通滤波器的组件R1和C1的值。
可以注意，第一和第二低通滤波器具有截止频率Fc，如下所示：
Fc＝1/(2·π·R1·C1)＝246兆赫
相比之下，应该注意，这些第一和第二低通滤波器对应答器中使用的13.56兆赫通道的干扰是无效的。
13.56兆赫频带中的第二通信通道远离与管理单元20的电路关联的篡改回路21的共振频率。因此，考虑到为0.1的耦合因数K和为1安培(A)的感应电流(参考单位)，可以计算感应电压，如下所示：
Ei＝K·L·2·π·F·I＝340毫伏(mV)
因为该计算的电压被求值为稍微大到不能直接施加给MOS晶体管(例如M1、M2或M3)的漏极，所以已添加第三和第四低通滤波器R2、C2。
为了容易地计算这些低通滤波器的组件R2和C2并且研究简单行为，需要考虑以下几点：
第三和第四低通滤波器的截止频率F2必须比13.56兆赫通信频带大约低十倍(onedecade)。通常使用三十倍。
第二电阻R2必须远大于第一电阻R1，而第一电容C1必须远大于第二电容C2，以使得最小组件能够被忽略。
第二电阻R2不能过高，以便当回路存在时具有低的电压降Vd，因为存在通过该电阻器的40纳安(nA)的保持电流Im。因此，Vd必须保持在几十毫伏。在篡改回路21存在的情况下，电阻器R1、R2两端的该电压降原则上必须低于第一反相器22的开关阈值(例如低于Vsup/2)，以便在第一反相器22的输出端处具有输出信号1。
为了保留在与第一电容器C1相同的范围内添加组件电容器的选项，第一电容器C1的预充电或放电的固有时间常数必须大约为1至2微秒(μs)，预充电或放电时间最多能够具有100微秒的持续时间。
因此，考虑到所有这些考虑因素，通过使用以下值可以找到一种很好的折衷：
R2＝200千欧姆并且C2＝0.5皮法，给出以下结果：
F2＝1/(2·π·R2·C2)＝1.59兆赫(大约低于三个倍频程(three octaves))
R2>>R1(200千欧姆>>120千欧姆)并且C1>>C2(5.4皮法>>0.5皮法)
至于电压降Vd＝2·R1·Im＝16毫伏
并且预充电或放电时间常数：
Τ＝R2·2·C1＝2.2微秒
具有低通滤波器25、26、27、28的管理单元20的电路使得能够消除附近电磁场的感应效应，以使得当篡改回路存在时，篡改回路能够被视为可检测的短路。
第一和第二低通滤波器的第一电容器C1还具有以下性质：当仅剩余组件寄生电容器Cp时，有助于检测篡改回路的断开或不存在，因为发生电荷共享，从而避免具有错误诊断。
为了解释管理单元20的有源部件的行为，必须考虑第一种情况，其中篡改回路21在开始对其状态求值之前存在，并且必须考虑第二种情况，其中篡改回路21中断或断开或从未连接。
在上述第一种情况下，尽管仍可提供电流in，但电流镜处于关断状态。因为节点Tamper_in和Tamper_out被预充电，所以输出信号Short被设置为0，因为第一反相器22中的NMOS晶体管在电流方面不受控制。
如上面解释的，在求值时段内，控制信号Tamper_en被设置为1，这在正电源Vsup侧导致第二晶体管M2被关断，并且被替换为第三和第四晶体管对M3、M4。这产生非常小的电流(例如大约40纳安)，以便在篡改回路不存在的情况下保持电压电平。当电流镜活动时，第五晶体管M5也能够产生40纳安。在接地侧，第一晶体管M1接通，这导致篡改回路两侧的所有电容器放电。因此，第一反相器22的输入端处于低于第一反相器22的开关阈值的电平0。这指示在Tamper_in与Tamper_out之间存在短路。
应该注意，需要非常小的连续电流(限于80纳安)以便确保该功能正确工作。40纳安的电流通过第八晶体管M8以便控制电流镜的电压，并且40纳安通过第三和第四晶体管对M3、M4以便试图保持电压电平。但是，这是不可能的，因为第一晶体管M1和关联的电阻器较大，并且其余的消耗在开关操作期间是仅短暂的而不是连续的。
在上述第二种情况下，逻辑输入信号Tamper_en被设置为0，这意味着第一晶体管M1关断并且第二晶体管M2接通。但是，这次电容器以不同方式被预充电。Tamper_in侧的电容器C1和C2被完全预充电，而寄生电容器Cp以及Tamper_out侧的电容器C1和C2被部分充电，因为等效电容器Cp与C1和C2的并行组件串联(假设篡改回路21不存在)。
接下来，在求值时段内，逻辑输入信号Tamper_en被设置为1，这导致位于Tamper_out侧的电容器C1和C2的部分放电。此放电对Tamper_in侧稍有影响，因为寄生电容器Cp仅被部分充电，从而导致存储在Tamper_in侧的C1和C2中电荷的电荷共享。但是，假设共享电荷量不足够大且考虑到Cp的允许值，此影响不会对将第一反相器22的输入电压降低到其开关点以下具有任何不利后果。此外，第三和第四晶体管对M3、M4活动以便恢复电压电平。因此，作为第一反相器22的输入，Tamper_in上的电平保持为1。输出信号Short因此在0处保持处于关闭状态，这表示开路的篡改回路不存在短路。
应该注意，在求值时段内，连续电流消耗被限于40纳安，这对应于攻击电流镜的参考电流，因为一旦第三和第四晶体管对M3、M4已恢复电压电平，就没有更多的电流通过所述电流镜。因为篡改回路不存在，所以没有连续电流流经第一晶体管M1。
用于管理篡改回路21的该单元20的另一个用途是连续管理篡改回路或开关的状态。在求值时段(其可以持续所需的时间)内，当回路存在或者开关闭合时，电流消耗被限于80纳安，而信号Short被设置为1。相比之下，当回路21打开或者开关打开时，第三和第四晶体管对M3、M4对节点Tamper_in进行充电，从而将输出信号Short驱动到0。
可以在编程时段处和在逻辑单元请求时自动执行篡改回路21的状态的求值或确定。原则上，还可以设想，在检测到篡改回路断开之后，该信息被自动存储在非易失性存储器之一中，以便在请求时通过HF或UHF通信发送该信息。
从已给出的描述中，本领域中的技术人员可以构想具备篡改回路的双通信频率RFID电路的多种变型，而不偏离由权利要求限定的本发明的范围。从篡改回路的每个连接端子开始，可以逐个连接多个低通滤波器。使用第三和第四MOS晶体管形成的电流源可以链接到地，而作为开关的第一晶体管可以链接到电源电压。

Claims (16)

1.一种双通信频率RFID电路(1)，其包括逻辑单元(7)，所述逻辑单元(7)用于处理由第一天线(2)在第一频率下或由第二天线(4)在第二频率下接收或发送的数据信号，所述第一频率(HF)低于所述第二频率(UHF)，所述逻辑单元(7)连接到管理单元(20)，所述管理单元(20)用于管理通过两个连接端子(Tamper_in、Tamper_out)链接到集成电路的篡改回路(21)的状态，
其特征在于，所述管理单元(20)包括：至少一个第一低通滤波器(25)，其链接到第一连接端子(Tamper_in)；至少一个第二低通滤波器(26)，其链接到第二连接端子(Tamper_out)；电流源(M3、M4)，其用于提供通过所述第一低通滤波器(25)的电流；开关(M1)，其链接在所述第二低通滤波器(26)的输出端处；以及第一反相器(22)，其连接在所述电流源与所述第一低通滤波器(25)之间并且用于向所述逻辑单元(7)提供针对所述篡改回路(21)的状态的输出信号(Short)。
2.根据权利要求1所述的RFID电路(1)，其特征在于，所述第一低通滤波器(25)和所述第二低通滤波器(26)均包括第一电阻器(R1)和第一电容器(C1)。
3.根据权利要求2所述的RFID电路(1)，其特征在于，所述第一低通滤波器(25)与所述第二低通滤波器(26)相同，它们具有同一个第一电阻器(R1)和同一个第一电容器(C1)。
4.根据权利要求2所述的RFID电路(1)，其特征在于，所述第一低通滤波器(25)的所述第一电阻器(R1)链接到所述第一连接端子(Tamper_in)，所述第一低通滤波器(25)的所述第一电容器(C1)链接到接地端子或电源电压端子(Vsup)，所述第二低通滤波器(26)的所述第一电阻器(R1)链接到所述第二连接端子(Tamper_out)，并且所述第二低通滤波器(26)的所述第一电容器(C1)链接到接地端子或电源电压端子(Vsup)。
5.根据权利要求2所述的RFID电路(1)，其特征在于，第三低通滤波器(27)在所述第一低通滤波器(25)与链接到所述第一反相器(22)的输入端的所述电流源之间连接到所述第一低通滤波器(25)，并且其特征在于，第四低通滤波器(28)在所述第二低通滤波器(26)与所述开关(M1)之间连接到所述第二低通滤波器(26)。
6.根据权利要求5所述的RFID电路(1)，其特征在于，所述第三低通滤波器(27)和所述第四低通滤波器(28)均包括第二电阻器(R2)和第二电容器(C2)，其特征在于，所述第三低通滤波器(27)的所述第二电阻器(R2)链接到所述第一低通滤波器(25)的所述第一电阻器(R1)和所述第一电容器(C1)的连接节点，其特征在于，所述第四低通滤波器(28)的所述第二电阻器(R2)链接到所述第二低通滤波器(26)的所述第一电阻器(R1)和所述第一电容器(C1)的连接节点，其特征在于，所述第三低通滤波器(27)的所述第二电阻器(R2)和所述第二电容器(C2)的连接节点链接到所述电流源(M3、M4)和链接到所述第一反相器(22)的输入端，并且其特征在于，所述第四低通滤波器(28)的所述第二电阻器(R2)和所述第二电容器(C2)的连接节点链接到所述开关(M1)。
7.根据权利要求6所述的RFID电路(1)，其特征在于，所述第三低通滤波器(27)与所述第四低通滤波器(28)相同，它们具有同一个第二电阻器(R2)和同一个第二电容器(C2)。
8.根据权利要求6所述的RFID电路(1)，其特征在于，第二PMOS晶体管(M2)链接在电源电压端子(Vsup)与所述第三低通滤波器(27)的所述第二电阻器(R2)和所述第二电容器(C2)的所述连接节点之间，所述第二PMOS晶体管的栅极由激活信号(s)控制。
9.根据权利要求1所述的RFID电路(1)，其特征在于，所述开关(M1)是链接在所述第二低通滤波器(26)的输出端处并且连接到接地端子的MOS晶体管。
10.根据权利要求9所述的RFID电路(1)，其特征在于，所述MOS晶体管是NMOS晶体管(M1)，所述NMOS晶体管(M1)的栅极由激活信号(s)控制以使所述NMOS晶体管处于接通状态，以便允许源自所述电流源(M3、M4)的电流流动，该电流源在所述篡改回路(21)未断开或不存在时被链接到电源电压端子(Vsup)。
11.根据权利要求10所述的RFID电路(1)，其特征在于，所述电流源包括与第四PMOS晶体管(M4)串联的第三PMOS晶体管(M3)，所述第三和第四PMOS晶体管(M3、M4)被布置在所述电源电压端子(Vsup)与所述第一反相器(22)的输入端之间，其特征在于，所述第三PMOS晶体管(M3)的栅极由控制信号(ctl)控制以使其处于接通状态，并且其特征在于，所述第四PMOS晶体管(M4)的栅极由反相的激活信号(sb)控制以使其处于接通状态。
12.根据权利要求11所述的RFID电路(1)，其特征在于，所述逻辑单元(7)向所述管理单元(20)提供逻辑输入信号(Tamper_en)，该管理单元包括第二反相器(23)，所述第二反相器(23)后跟第三反相器(24)，所述第二反相器(23)接收所述逻辑输入信号以便提供反相的激活信号(sb)，并且所述第三反相器(24)提供所述激活信号(s)。
13.根据权利要求12所述的RFID电路(1)，其特征在于，所述管理单元(20)在所述电源电压端子(Vsup)与参考电流端子(in)之间包括与第七PMOS晶体管(M7)串联链接的第六PMOS晶体管(M6)、以及与所述第六和第七PMOS晶体管(M6、M7)并联连接的第八PMOS晶体管(M8)，其特征在于，所述第八PMOS晶体管(M8)的栅极链接到所述第六和第七PMOS晶体管(M6、M7)的连接节点以便提供所述控制信号(ctl)，其特征在于，所述第六PMOS晶体管(M6)的栅极由所述激活信号(s)控制，并且其特征在于，所述第七PMOS晶体管(M7)的栅极由所述反相的激活信号(sb)控制。
14.根据权利要求13所述的RFID电路(1)，其特征在于，借助连接到电源电压端子(Vsup)的第五PMOS晶体管(M5)提供所述第一反相器(22)的电源，该第五PMOS晶体管(M5)的栅极由所述控制信号(ctl)控制。
15.根据权利要求6所述的RFID电路(1)，其特征在于，所述第三和第四低通滤波器(27、28)的所述第二电阻器(R2)的电阻大于所述第一和第二低通滤波器(25、26)的所述第一电阻器(R1)的电阻，并且其特征在于，所述第一和第二低通滤波器(25、26)的所述第一电容器(C1)的电容大于所述第三和第四低通滤波器(27、28)的所述第二电容器(C2)的电容。
16.根据权利要求8所述的RFID电路(1)，其特征在于，所述逻辑单元(7)向所述管理单元(20)提供逻辑输入信号(Tamper_en)，该管理单元包括第二反相器(23)，所述第二反相器(23)后跟第三反相器(24)，所述第二反相器(23)接收所述逻辑输入信号以便提供反相的激活信号(sb)，并且所述第三反相器(24)提供所述激活信号(s)。
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