CN108198853B - 一种双通道变掺杂ldmos器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 238000002347 injection Methods 0.000 claims abstract description 9
- 239000007924 injection Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims description 25
- 238000002513 implantation Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000004134 energy conservation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
本发明公开了一种双通道变掺杂LDMOS器件及其制造方法，该器件包括P型衬底，P型衬底中形成有相邻的深N阱和P阱，深N阱的顶部形成多段深度相同且相互间隔的P型帽层，在多段P型帽层下方的深N阱中形成有至少一层注入埋层，深N阱远离P阱的一侧形成有N+漏极，P阱上形成有N+源极和P+源极，在深N阱与P阱交界区域上方的P型衬底上形成有多晶硅栅，多晶硅栅与深N阱和P阱绝缘隔离，其中，注入埋层包括由上至下的N型埋层和P型埋层，多段P型帽层的掺杂浓度互不相同。本发明能够在同样击穿电压前提下，获得更低的比导通电阻。
Description
技术领域
本发明涉及半导体技术领域，尤其是一种双通道变掺杂LDMOS器件及其制造方法。
背景技术
横向高压DMOS(LDMOS，Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)器件，广泛应用于AC-DC电源管理、LED驱动和马达驱动芯片中。
LDMOS器件要获得高的击穿电压，通常要增大比导通电阻(导通电阻×面积)，但这两个参数之间是矛盾的。现有的LDMOS器件主要采用降低表面电场(RESURF)技术，来减小因增加击穿电压而导致的导通电阻增加幅度，其核心思想在于引入额外的P型层次来辅助耗尽N型导电区(漂移区)，使得N型漂移区可以用于更高的浓度，从而获得更低的比导通电阻。
但是，由于P型层次不易实现，因此传统的RESURF技术只能实现1倍(Single)RESURF、2倍(Double)RESURF和3倍(Triple)RESURF，即N型漂移区的上限浓度被限制在3×1012/cm2。电场分布只有两个电场峰值，离理想的矩形电场仍有差距。这样，在同样击穿电压下，LDMOS的比导通电阻仍然较大，限制了其应用。
发明内容
本发明的发明目的在于：针对上述存在的问题，提供一种双通道变掺杂LDMOS器件及其制造方法，能够在同样击穿电压前提下，获得更低的比导通电阻。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种双通道变掺杂LDMOS器件，包括P型衬底，所述P型衬底中形成有相邻的深N阱和P阱，所述深N阱的顶部形成多段深度相同且相互间隔的P型帽层，在所述多段P型帽层下方的深N阱中形成有至少一层注入埋层，所述深N阱远离所述P阱的一侧形成有N+漏极，所述P阱上形成有N+源极和P+源极，在所述深N阱与P阱交界区域上方的所述P型衬底上形成有多晶硅栅，所述多晶硅栅与所述深N阱和P阱绝缘隔离，其中，所述注入埋层包括由上至下的N型埋层和P型埋层，所述多段P型帽层的掺杂浓度互不相同。
优选的，所述多晶硅栅呈阶梯形，且所述多晶硅栅较高的一端位于所述深N阱上方，所述多晶硅栅较低的一端位于所述P阱上方。
优选的，所述P型衬底上还形成有绝缘介质层，所述多晶硅栅夹设于所述绝缘介质层中。
优选的，所述P型衬底上还形成有漏极金属和源极金属，所述漏极金属穿过所述绝缘介质层与所述N+漏极电性连接，所述源极金属穿过所述绝缘介质层与所述N+源极和P+源极电性连接。
优选的，所述深N阱的N型离子的注入剂量范围为1×1012/cm2-1×1013/cm2，所述深N阱的结深为4-16μm。
优选的，所述P型帽层、N型埋层和P型埋层的注入剂量范围为1×1012/cm2-1×1013/cm2。
优选的，所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种双通道变掺杂LDMOS器件的制造方法，所述制造方法包括以下步骤：S1：在P型衬底上注入N型离子，并通过高温推结形成深N阱；S2：在相邻所述深N阱的P型衬底上注入P型离子形成P阱；S3：在所述深N阱中通过高能离子注入方式注入P型杂质形成多段深度相同且相互间隔的P型帽层，其中，所述多段P型帽层的掺杂浓度互不相同；S4：在多段P型帽层下方的深N阱中通过高能离子注入方式分别注入N型杂质和P型杂质，形成至少一层注入埋层，其中，所述注入埋层包括由上至下的N型埋层和P型埋层；S5：在所述深N阱上方的所述P型衬底上通过氧化形成厚氧化层，在所述P阱上方的所述P型衬底上通过氧化形成薄氧化层，其中，所述厚氧化层与薄氧化层相连；S6：在所述厚氧化层与薄氧化层上通过淀积多晶硅形成多晶硅栅；S7：在所述深N阱远离所述P阱的一侧注入N型离子形成有N+漏极，在所述P阱上注入N型离子和P型离子形成有N+源极和P+源极。
优选的，所述深N阱的N型离子的注入剂量范围为1×1012/cm2-1×1013/cm2，所述深N阱的结深为4-16μm。
优选的，所述P型帽层、所述N型埋层和P型埋层的注入剂量范围为1×1012/cm2-1×1013/cm2；所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
综上所述，由于采用了上述技术方案，本发明的双通道变掺杂LDMOS器件在深N阱(DNW)漂移区通过高能离子注入形成多段深度相同且相互间隔的P型帽层，以及在P型帽层下方形成至少一层注入埋层，注入埋层包括由上至下的N型埋层和P型埋层，与传统的LDMOS器件相比，N型区域均可被上下P型区域耗尽，在获得同样耐压前提下，可以拥有更高的漂移区浓度，从而能够在同样击穿电压前提下，获得更低的比导通电阻。
附图说明
图1是本发明实施例的双通道变掺杂LDMOS器件一个实施例的结构示意图。
图2是本发明实施例的双通道变掺杂LDMOS器件另一个实施例的结构示意图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
如图1所示，是本发明实施例的双通道变掺杂LDMOS器件一个实施例的结构示意图。在本实施例中，双通道变掺杂LDMOS器件包括P型衬底10，P型衬底10中形成有相邻的深N阱20和P阱30，深N阱20的顶部形成多段深度相同且相互间隔的P型帽层21，在多段P型帽层21下方的深N阱20中形成有至少一层注入埋层22，深N阱20远离P阱30的一侧形成有N+漏极23，P阱30上形成有N+源极31和P+源极32，在深N阱20与P阱30交界区域上方的P型衬底10上形成有多晶硅栅40，多晶硅栅40与深N阱20和P阱30绝缘隔离，其中，注入埋层22包括由上至下的N型埋层221和P型埋层222，多段P型帽层21的掺杂浓度互不相同。
在本实施例中，多晶硅栅40呈阶梯形，且多晶硅栅40较高的一端位于深N阱20上方，多晶硅栅40较低的一端位于P阱30上方。
P型衬底10上还形成有绝缘介质层50，多晶硅栅40夹设于绝缘介质层50中。进一步的，P型衬底10上还形成有漏极金属60和源极金属70，漏极金属60穿过绝缘介质层50与N+漏极23电性连接，源极金属70穿过绝缘介质层50与N+源极31和P+源极32电性连接。
深N阱20通过在P型衬底10上注入N型离子形成，深N阱20的N型离子的注入剂量范围为1×1012/cm2-1×1013/cm2，深N阱的结深为4-16μm。P型帽层21、N型埋层221和P型埋层222通过高能离子注入工艺分别注入P型杂质、N型杂质和P型杂质形成，注入剂量与深N阱20的注入剂量相匹配，具体而言，P型帽层21、N型埋层221和P型埋层222的注入剂量范围为1×1012/cm2-1×1013/cm2，N+漏极23、N+源极31和P+源极32的注入剂量范围为1×1015/cm2-1×1016/cm2。
本发明的双通道变掺杂LDMOS器件主要适用于200V-900V的应用，通过改变漂移区长度Ldrift可以实现不同的耐压需求，Ldrift的长度范围为10-100μm，一方面，在高压关态下，N型埋层221被上下方的P型帽层21和P型埋层222耗尽，可以拥有较高的掺杂浓度；深N阱20被P型帽层21、P型埋层222和P型衬底10耗尽，同样可以拥有较高的掺杂浓度，这样整个导电的N型区域的浓度可以更高，使其比导通电阻更小，另一方面，P型帽层21通过变掺杂结构，使得传统LDMOS器件结构在高压关态时的双电场峰值变成多电场峰值，电场分布更加接近矩形分布，从而在相同的器件尺寸下可以获得更高的击穿电压。
在有益效果方面，本发明一方面在相同面积下，可提供更低的导通电阻，使其在应用中拥有更低的导通损耗，有利于节能减排。另一方面在相同导通电阻下，可以拥有更小的面积，具有更低的制造成本，有利于提升产品竞争力。
如图2所示，是本发明实施例的双通道变掺杂LDMOS器件另一个实施例的结构示意图。本实施例的双通道变掺杂LDMOS器件与前述实施例的双通道变掺杂LDMOS器件不同之处在于，注入埋层22为多层，而其他技术特征则一致。
本发明还保护一种双通道变掺杂LDMOS器件的制造方法，制造方法包括以下步骤：
S1：在P型衬底上注入N型离子，并通过高温推结形成深N阱；
S2：在相邻深N阱的P型衬底上注入P型离子形成P阱；
S3：在深N阱中通过高能离子注入方式注入P型杂质形成多段深度相同且相互间隔的P型帽层，其中，多段P型帽层的掺杂浓度互不相同；
S4：在多段P型帽层下方的深N阱中通过高能离子注入方式分别注入N型杂质和P型杂质，形成至少一层注入埋层，其中，注入埋层包括由上至下的N型埋层和P型埋层；
S5：在深N阱上方的所述P型衬底上通过氧化形成厚氧化层，在P阱上方的P型衬底上通过氧化形成薄氧化层，其中，厚氧化层与薄氧化层相连；
S6：在厚氧化层与薄氧化层上通过淀积多晶硅形成多晶硅栅；
S7：在深N阱远离P阱的一侧注入N型离子形成有N+漏极，在P阱上注入N型离子和P型离子形成有N+源极和P+源极。
在本实施例中，深N阱的N型离子的注入剂量范围为1×1012/cm2-1×1013/cm2，深N阱的结深为4-16μm。P型帽层、N型埋层和P型埋层的注入剂量范围为1×1012/cm2-1×1013/cm2；N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。
Claims (8)
1.一种双通道变掺杂LDMOS器件，其特征在于，包括P型衬底，所述P型衬底中形成有相邻的深N阱和P阱，所述深N阱的顶部形成多段深度相同且相互间隔的P型帽层，在所述多段P型帽层下方的深N阱中形成有至少一层注入埋层，所述深N阱远离所述P阱的一侧形成有N+漏极，所述P阱上形成有N+源极和P+源极，在所述深N阱与P阱交界区域上方的所述P型衬底上形成有多晶硅栅，所述多晶硅栅与所述深N阱和P阱绝缘隔离，其中，所述注入埋层包括由上至下的N型埋层和P型埋层，所述多段P型帽层的掺杂浓度互不相同；
其中，所述多晶硅栅呈阶梯形，且所述多晶硅栅较高的一端位于所述深N阱上方，所述多晶硅栅较低的一端位于所述P阱上方；所述深N阱的N型离子的注入剂量范围为1×1012/cm2-1×1013/cm2，所述深N阱的结深为4-16μm。
2.根据权利要求1所述的双通道变掺杂LDMOS器件，其特征在于，所述P型衬底上还形成有绝缘介质层，所述多晶硅栅夹设于所述绝缘介质层中。
3.根据权利要求2所述的双通道变掺杂LDMOS器件，其特征在于，所述P型衬底上还形成有漏极金属和源极金属，所述漏极金属穿过所述绝缘介质层与所述N+漏极电性连接，所述源极金属穿过所述绝缘介质层与所述N+源极和P+源极电性连接。
4.根据权利要求1所述的双通道变掺杂LDMOS器件，其特征在于，所述P型帽层、N型埋层和P型埋层的注入剂量范围为1×1012/cm2-1×1013/cm2。
5.根据权利要求4所述的双通道变掺杂LDMOS器件，其特征在于，所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
6.一种双通道变掺杂LDMOS器件的制造方法，其特征在于，所述制造方法包括以下步骤：
S1：在P型衬底上注入N型离子，并通过高温推结形成深N阱；
S2：在相邻所述深N阱的P型衬底上注入P型离子形成P阱；
S3：在所述深N阱中通过高能离子注入方式注入P型杂质形成多段深度相同且相互间隔的P型帽层，其中，所述多段P型帽层的掺杂浓度互不相同；
S4：在所述多段P型帽层下方的深N阱中通过高能离子注入方式分别注入N型杂质和P型杂质，形成至少一层注入埋层，其中，所述注入埋层包括由上至下的N型埋层和P型埋层；
S5：在所述深N阱上方的所述P型衬底上通过氧化形成厚氧化层，在所述P阱上方的所述P型衬底上通过氧化形成薄氧化层，其中，所述厚氧化层与薄氧化层相连；
S6：在所述厚氧化层与薄氧化层上通过淀积多晶硅形成多晶硅栅；
S7：在所述深N阱远离所述P阱的一侧注入N型离子形成有N+漏极，在所述P阱上注入N型离子和P型离子形成有N+源极和P+源极。
7.根据权利要求6所述的制造方法，其特征在于，所述深N阱的N型离子的注入剂量范围为1×1012/cm2-1×1013/cm2，所述深N阱的结深为4-16μm。
8.根据权利要求7所述的制造方法，其特征在于，所述P型帽层、所述N型埋层和P型埋层的注入剂量范围为1×1012/cm2-1×1013/cm2；所述N+漏极、N+源极和P+源极的注入剂量范围为1×1015/cm2-1×1016/cm2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810174388.5A CN108198853B (zh) | 2018-03-02 | 2018-03-02 | 一种双通道变掺杂ldmos器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810174388.5A CN108198853B (zh) | 2018-03-02 | 2018-03-02 | 一种双通道变掺杂ldmos器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108198853A CN108198853A (zh) | 2018-06-22 |
| CN108198853B true CN108198853B (zh) | 2020-02-07 |
Family
ID=62594410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810174388.5A Expired - Fee Related CN108198853B (zh) | 2018-03-02 | 2018-03-02 | 一种双通道变掺杂ldmos器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108198853B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108987391B (zh) * | 2018-08-01 | 2024-01-09 | 深圳元顺微电子技术有限公司 | 电源管理芯片及其形成方法 |
| CN114695511B (zh) * | 2020-12-30 | 2023-11-24 | 无锡华润上华科技有限公司 | 一种横向扩散金属氧化物半导体器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851857B2 (en) * | 2008-07-30 | 2010-12-14 | Freescale Semiconductor, Inc. | Dual current path LDMOSFET with graded PBL for ultra high voltage smart power applications |
| KR20150105866A (ko) * | 2014-03-10 | 2015-09-18 | 삼성전자주식회사 | 스트레서를 갖는 반도체 소자 및 그 형성 방법 |
| CN105990423A (zh) * | 2015-02-02 | 2016-10-05 | 无锡华润上华半导体有限公司 | 横向双扩散场效应管 |
| CN207896095U (zh) * | 2018-03-02 | 2018-09-21 | 成都信息工程大学 | 一种双通道变掺杂ldmos器件 |
-
2018
- 2018-03-02 CN CN201810174388.5A patent/CN108198853B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN108198853A (zh) | 2018-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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Granted publication date: 20200207 |