CN108196485A - 应用于芯片原子钟控制系统的SoC芯片结构 - Google Patents

Abstract

本发明提供一种应用于芯片原子钟控制系统的SoC芯片结构，包括CPU子系统、存储器子系统、输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系统，CPU子系统通过AHB总线与存储器子系统连接，AHB总线通过桥与APB总线连接，APB总线分别与输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系连接。本发明解决了芯片原子钟控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于芯片原子钟微型化的问题；并且本发明SoC芯片不但可以满足芯片原子钟控制系统的应用需求，还能满足类似精密控制领域的应用需求。

Description

应用于芯片原子钟控制系统的SoC芯片结构

技术领域

本发明属于精密测控的伺服控制领域，具体涉及一种应用于芯片原子钟控制系统的SoC(System-on-a-Chip，系统集成芯片)芯片结构。

背景技术

芯片原子钟控制系统包括物理系统中的VCSEL(Vertical Cavity SurfaceEmitting Laser，垂直共振腔表面放射激光)温度环路控制、物理系统中的吸收泡温度环路控制、激光频率环路控制、微波锁频环路控制和物理系统的C场控制，共四个闭环和一个开环控制。要实现芯片原子钟的控制系统，需要ADC采集待控制信号(如温度信号及光检信号)，然后由处理器来分析处理ADC采集转换的数据，最后通过DAC反馈输出。根据芯片原子钟控制系统的环路控制需求，芯片原子钟控制系统至少需要2类ADC芯片(1类为16位ADC芯片用于采集光检信号、1类为24位ADC芯片用于采集温度信号)、32位低功耗的处理器和2类DAC芯片(1类为具有24位精度的DAC芯片且需要4片，用于四个闭环的反馈输出控制；另外1类为16位DAC芯片1片，用于C场开环控制)。

目前，芯片原子钟控制系统主要采用单片机+ADC/DAC等分立器件实现的方式，如美国Symmetricom公司发布的芯片级原子钟商业化产品SA.45s的控制电路系统采用的是低功耗单片机+ADC和DAC芯片等分立器件集成的方案。国内中科院武汉物理与数学研究所、成都天奥电子等在进行芯片原子钟控制系统研发设计时，同样也是采用基于单片机的分立器件二次集成的设计方案，这主要是因为目前还没有针对芯片原子钟控制系统的应用需求而开发的专用控制SoC芯片，所以只能采用基于低功耗单片机的分立器件二次集成方案，这增加了芯片原子钟系统研发的复杂度，并且分立器件集成实现的控制系统体积大，使得芯片原子钟的微型化遭遇瓶颈。

发明内容

本发明提供一种应用于芯片原子钟控制系统的SoC芯片结构，以解决芯片原子钟控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于芯片原子钟微型化的问题。

根据本发明实施例的第一方面，提供一种应用于芯片原子钟控制系统的SoC芯片结构，包括CPU子系统、存储器子系统、输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系统，所述CPU子系统通过AHB总线与所述存储器子系统连接，所述AHB总线通过桥与APB总线连接，所述APB总线分别与所述输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系连接。

在一种可选的实现方式中，所述输入采样子系统包括第一模数转换器ADC、第二ADC、解调模块和FIFO模块，其中所述第一ADC和第二ADC分别与所述APB总线连接，并且所述第二ADC通过所述解调模块连接所述FIFO模块，所述FIFO模块与所述APB总线连接。

在另一种可选的实现方式中，所述第一ADC用于采集芯片原子钟控制系统中的温度信号，将所述温度信号转换为第一数字信号并将所述第一数字信号传输给所述CPU子系统，以使所述CPU子系统根据所述第一数字信号对温度信号进行分析处理；

所述第二ADC用于采集所述芯片原子钟控制系统中的光检信号，将所述光检信号转换为第二数字信号，并根据所述CPU子系统提供的对应控制信号，将所述第二数字信号传输给所述CPU子系统，或者将所述第二数字信号传输给所述解调模块进行解调，并将解调后的结果存储到所述FIFO模块中，所述FIFO模块在其存储深度达到设置值后产生中断信号，并将所述中断信号传输给所述CPU子系统，所述CPU子系统在接收到所述中断信号后，访问并读取所述FIFO模块中的结果，以进行光检信号分析处理。

在另一种可选的实现方式中，所述控制输出子系统包括至少4个数模转换器DAC组和至少一个数据DAC，针对每个DAC组，其包括总线接口、数据模块、扫描模块、调制模块、数据选择器MUX、粗调DAC和细调DAC，所述总线接口分别通过所述数据模块、扫描模块和调制模块，与所述MUX的输入端对应端口连接，所述MUX的输出端对应端口分别连接所述粗调DAC和细调DAC，所述总线接口和MUX分别与所述APB总线连接。

在另一种可选的实现方式中，针对每个DAC组，其都包括数据模式、扫描模式和调制模式三种输入模式，所述CPU子系统在检测到芯片原子钟控制系统上电启动时，控制各个DAC组进入扫描模式，对所述芯片原子钟控制系统的各个控制环路进行扫描，以搜索系统稳定的控制范围；所述CPU子系统在对所述芯片原子钟控制系统中的激光频率环路进行控制时，控制对应DAC组进入调制模式，以将对应控制变量值调制成正弦波信号；所述CPU子系统在所述温度信号和光检信号分析处理完成后，控制对应DAC组进入数据模式，以将其产生的对应控制变量值直接传输给对应的闭环电路，并通过所述数据DAC将对应的控制变量值直接传输给对应的开环电路。

在另一种可选的实现方式中，所述时差测量子系统包括分频器、移相模块和时差测量模块，其中所述分频器、移相模块和时差测量模块分别与所述APB总线连接，且所述分频器与所述移相模块连接，所述移相模块与所述时差测量模块连接。

在另一种可选的实现方式中，所述分频器用于对所述时钟复位子系统提供的芯片时钟信号进行分频处理；所述移相模块根据所述CPU子系统提供的移相设置值，对所述分频信号进行移相处理；所述时差测量模块用于对移相处理后的分频信号与所述CPU子系统提供的外设时钟信号进行上升沿时差测量；所述CPU子系统根据所述测量的结果，对所述移相设置值进行调整，以使所述芯片时钟信号与所述外设时钟信号同步。

在另一种可选的实现方式中，所述CPU子系统包括中央处理单元CPU、唤醒中断控制器WIC和调试接口SWD，所述WIC与所述CPU连接，用于完成唤醒和中断控制功能，所述SWD与所述CPU连接，用于实现芯片调试功能。

本发明的有益效果是：

本发明通过片内集成24位第一ADC模块，实现芯片原子钟物理系统中的温度信号采集；通过片内集成16位第二ADC模块，实现芯片原子钟光检信号的采集；再由32位CPU进行数据的分析处理；最后通过粗调DAC和细调DAC组成的DAC组与数据DAC输出相应的控制变量给芯片原子钟各子系统，从而实现芯片原子钟VCSEL温度环路、物理系统中的吸收泡温度环路、激光频率环路、微波锁频环路和物理系统的C场控制共四个闭环和一个开环的环路控制，并通过时差测量子系统实现芯片原子钟与卫星导航信号之间的同步，从而实现了芯片原子钟控制系统的单片化和低功耗，解决了芯片原子钟控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于芯片原子钟微型化的问题；使得基于该发明的SoC芯片不但可以满足芯片原子钟控制系统的应用需求，还能满足类似精密控制领域的应用需求。另外，本发明芯片的运行速度快、能耗低且能实现运行速度和能耗的智能化自适应调节。

附图说明

图1是本发明应用于芯片原子钟控制系统的SoC芯片结构的一个实施例电路示意图；

图2是图1中DAC组的一个实施例电路示意图；

图3是时差测量及移相的时序示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

参见图1，为本发明应用于芯片原子钟控制系统的SoC芯片结构的一个实施例电路示意图。该应用于芯片原子钟控制系统的SoC芯片结构可以CPU(Central ProcessingUnit，中央处理单元)子系统、存储器子系统、输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系统，所述CPU子系统通过AHB(Advanced High-performance Bus，高级高性能总线)总线与所述存储器子系统连接，所述AHB总线通过桥Bridge与APB(Advanced Peripheral Bus，高级外围总线)总线连接，所述APB总线分别与所述输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系连接。

本实施例中，CPU子系统以AHB总线上主设备的方式工作，通过AHB总线与其他子系统进行通信，其可以包括CPU、WIC(Wake-up Interrupt Controller，唤醒中断控制器)和调试接口SWD，所述WIC与所述CPU连接，用于完成唤醒和中断控制功能，所述SWD与所述CPU连接，用于实现芯片调试功能。存储器子系统可以包括DMA(Direct Memory Access，直接内存存取)、SRAM(Static Random Access Memory，静态随机存取存储器)和eflash(嵌入式闪存)。所述DMA、SRAM和eflash为通用模块，所述存储器子系统中的每个模块都与AHB总线连接。

所述输入采样子系统包括第一ADC(Analog-to-Digital Converter，模数转换器)、第二ADC、解调模块和FIFO(First Input First Output，先入先出队列)模块，其中所述第一ADC和第二ADC分别与所述APB总线连接，并且所述第二ADC通过所述解调模块连接所述FIFO模块，所述FIFO模块与所述APB总线连接。其中，所述第一ADC为24位高精度ADC模块，其ENOB(有效字节)≥20位，主要用于微弱电信号的采集(例如从芯片外部采集由温度传感器采集到的微弱模拟形式的电信号，采集到的微弱电信号可低至50μV)。所述第二ADC为9通道16位ADC模块，单通道时采样率可达50ksps，ENOB≥12位，主要用于芯片原子钟物理系统输出的光检信号采集等，并且第二ADC的多通过设计，具有较好的扩展性，可满足不同的伺服控制系统的应用需求。

所述第一ADC用于采集芯片原子钟控制系统中的温度信号，将所述温度信号转换为第一数字信号并依次通过APB总线、桥Bridge和AHB总线，将所述第一数字信号传输给所述CPU子系统，以使所述CPU子系统根据所述第一数字信号对温度信号进行分析处理；所述第二ADC用于采集所述芯片原子钟控制系统中的光检信号，将所述光检信号转换为第二数字信号，并根据所述CPU子系统提供的对应控制信号，依次通过APB总线、桥Bridge和AHB总线，将所述第二数字信号传输给所述CPU子系统，或者将所述第二数字信号传输给所述解调模块进行解调，并将解调后的结果存储到所述FIFO模块中，所述FIFO模块在其存储深度达到设置值后产生中断信号，并依次通过APB总线、桥Bridge和AHB总线，将所述中断信号传输给所述CPU子系统，所述CPU子系统在接收到所述中断信号后，访问并读取所述FIFO模块中的结果，以进行光检信号分析处理。针对需要对多个光检信号进行结合分析的情况，若将光检信号逐一传输给CPU子系统进行解调，不仅会降低CPU子系统的运行速度，增大功耗，而且CPU子系统在针对多个光检信号进行结合分析处理时，需要将解调后的光检信号存储到本地，这样会导致CPU子系统的内存减少，从而进一步拖慢CPU子系统的运行速度。本发明在输入采样子系统中增加了解调模块和FIFO模块，首先对数字形式的光检信号进行解调，然后将解调后的光检信号存储到FIFO模块，在FIFO模块的存储深度达到设置值时才将光检信号发送给CPU子系统进行分析处理，这样可以提高CPU子系统的运行速度，降低功耗。

所述控制输出子系统包括至少4个DAC(Digital to analog converter，数模转换器)组和至少一个数据DAC，针对每个DAC组，如图2所示，其都包括总线接口、数据模块、扫描模块、调制模块、MUX(multiplexer，数据选择器)、粗调DAC和细调DAC，所述总线接口分别通过所述数据模块、扫描模块和调制模块，与所述MUX的输入端对应端口连接，所述MUX的输出端对应端口分别连接所述粗调DAC和细调DAC，所述总线接口、MUX分别与所述APB总线连接。其中粗调DAC和细调DAC都可以为16位，其ENOB≥12位，数据DAC只有数据模式这一个输入模式，针对每个DAC组，其都包括数据模式、扫描模式和调制模式三种输入模式，所述CPU子系统在检测到芯片原子钟控制系统上电启动时，控制各个DAC组进入扫描模式，对所述芯片原子钟控制系统的各个控制环路进行扫描，以搜索系统稳定的控制范围；所述CPU子系统在对所述芯片原子钟控制系统中的激光频率环路进行控制时，控制对应DAC组进入调制模式，以将对应控制变量值调制成正弦波信号；所述CPU子系统在所述温度信号和光检信号分析处理完成后，控制对应DAC组进入数据模式，以将其产生的对应控制变量值直接传输给对应的闭环电路，并通过所述数据DAC将对应的控制变量值直接传输给对应的开环电路。

具体地，CPU子系统在对各个DAC组中的输入模式进行控制时，可以依次通过AHB总线、桥Bridge和APB总线，将对应控制信号传输给DAC组中的MUX，以使MUX在接收到对应控制信号后，选择将数据模块、扫描模块和调制模块中的一个与MUX的输入端连接，并选择将其输出端与粗调DAC或细调DAC连接。本发明通过将DAC组的工作模式进行设计，使其具有数据模式、扫描模式和调制模式三种输入模式，不仅可以利用不同形式的信号(控制变量值或正弦波信号等)来实现控制，而且可以扫描到系统的控制范围，便于在扫描到的控制范围内进行控制，提高系统控制的稳定性。另外，在使用过程中，用户通常会首先将芯片的各个端口与外设的连线连好，然后将控制程序烧制到CPU子系统中，但是在使用过程中，可能出现某个DAC组不再需要连接原先外设，该DAC组对应端口空置的情况，此时若不希望CPU子系统继续向该端口输出控制信号，那么就需要重新向CPU子系统中烧制对应的控制程序，否则，CPU子系统将继续按照原先控制程序采集、分析处理该断开外设所需的信号，再根据分析处理的结果向对应DAC组发送控制信号，这样会造成CPU子系统资源大量浪费，使得CPU子系统的运行速度较低、能耗较大。为此，本发明针对DAC组提出了扫描模式，该扫描过程相当于一个认证的过程，CPU子系统在上电启动时，会首先控制各个DAC组进入扫描模式，各个DAC组在进入扫描模式后，CPU子系统会对各个DAC组连接外设的情况进行认证统计，若该DAC组连接有外设，则CPU子系统按照原有控制程序采集对应信号并在对该信号进行分析处理后，将对应控制信号传输给该DAC组，实现该DAC组的正常工作；若该DAC组未连接有外设，则CPU子系统将不再对控制该外设所需的对应信号进行采集、分析处理，也不会对该外设进行控制，由此当使用过程中，出现断开某些外设的情况时，用户即便不将修改后的控制程序重新烧制到CPU子系统中，也可以提高芯片的运行速度并降低能耗，实现了芯片运行速度和能耗调整的智能化。

另外，所述时钟复位子系统可以包括PLL(Phase Locked Loop，锁相环)、POR(Power-On Rese，上电复位模块)和CLK/RST(时钟复位模块)。所述PLL、POR为通用片上锁相环和上电复位电路模块，PLL可以实现3、4等倍频功能。CLK/RST实现对时钟和复位信号的整形滤波处理等功能，从而为系统提供一个干净、可靠的时钟和复位信号。

所述时差测量子系统包括分频器、移相模块和时差测量模块，其中所述分频器、移相模块和时差测量模块分别与所述APB总线连接，且所述分频器与所述移相模块连接，所述移相模块与所述时差测量模块连接。其中，移相模块和时差测量模块的精度可达1ns。结合图3所示，所述分频器用于对所述时钟复位子系统提供的芯片时钟信号进行分频处理；所述移相模块根据所述CPU子系统提供的移相设置值，对所述分频信号进行移相处理；所述时差测量模块用于对移相处理后的分频信号与所述CPU子系统提供的外设时钟信号进行上升沿时差△t测量；所述CPU子系统根据所述测量的结果，对所述移相设置值进行调整，以使所述芯片时钟信号与所述外设时钟信号同步。由于芯片原子钟控制系统提供的导航卫星信号为1pps(即1Hz)，因此本实施例中分频器可以将该芯片时钟信号分频成1Hz的分频信号，这样更便于进行上升沿时差测量。

所述通用外设子系统(Peripheral Subsystem)包括UART(UniversalAsynchronous Receiver/Transmitter，通用异步收发传输器)、SPI(Serial PeripheralInterface，串行外设接口)、GPIO(General Purpose Input Output，通用输入/输出)和TIMERS(计时器)。所述UART、SPI、GPIO和TIMERS都为通用模块，所述通用外设子系统中的每个模块都与APB总线连接。通用外设子系统可实现本芯片对芯片原子钟其他系统的控制和信息交互，以及和上位机的信息交互等操作。

由上述实施例可见，本发明通过将芯片原子钟控制系统需求的多个高精度ADC、多通道DAC及时差测量等IP模块进行低功耗设计及单片集成，实现了芯片原子钟控制系统的低功耗和单片化，解决了芯片原子钟控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于芯片原子钟微型化的问题。使得基于该发明的SoC芯片不但可以满足芯片原子钟控制系统的应用需求，还能满足类似精密控制领域的应用需求。另外，本发明芯片的运行速度较快、功耗较低且可以实现运行速度和功能的智能化调节。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (8)

1.一种应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，包括CPU子系统、存储器子系统、输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系统，所述CPU子系统通过AHB总线与所述存储器子系统连接，所述AHB总线通过桥与APB总线连接，所述APB总线分别与所述输入采样子系统、控制输出子系统、时差测量子系统、通用外设子系统和时钟复位子系连接。

2.根据权利要求1所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，所述输入采样子系统包括第一模数转换器ADC、第二ADC、解调模块和FIFO模块，其中所述第一ADC和第二ADC分别与所述APB总线连接，并且所述第二ADC通过所述解调模块连接所述FIFO模块，所述FIFO模块与所述APB总线连接。

3.根据权利要求2所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，所述第一ADC用于采集芯片原子钟控制系统中的温度信号，将所述温度信号转换为第一数字信号并将所述第一数字信号传输给所述CPU子系统，以使所述CPU子系统根据所述第一数字信号对温度信号进行分析处理；

所述第二ADC用于采集所述芯片原子钟控制系统中的光检信号，将所述光检信号转换为第二数字信号，并根据所述CPU子系统提供的对应控制信号，将所述第二数字信号传输给所述CPU子系统，或者将所述第二数字信号传输给所述解调模块进行解调，并将解调后的结果存储到所述FIFO模块中，所述FIFO模块在其存储深度达到设置值后产生中断信号，并将所述中断信号传输给所述CPU子系统，所述CPU子系统在接收到所述中断信号后，访问并读取所述FIFO模块中的结果，以进行光检信号分析处理。

4.根据权利要求1所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，所述控制输出子系统包括至少4个数模转换器DAC组和至少一个数据DAC，针对每个DAC组，其包括总线接口、数据模块、扫描模块、调制模块、数据选择器MUX、粗调DAC和细调DAC，所述总线接口分别通过所述数据模块、扫描模块和调制模块，与所述MUX的输入端对应端口连接，所述MUX的输出端对应端口分别连接所述粗调DAC和细调DAC，所述总线接口和MUX分别与所述APB总线连接。

5.根据权利要求4所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，针对每个DAC组，其都包括数据模式、扫描模式和调制模式三种输入模式，所述CPU子系统在检测到芯片原子钟控制系统上电启动时，控制各个DAC组进入扫描模式，对所述芯片原子钟控制系统的各个控制环路进行扫描，以搜索系统稳定的控制范围；所述CPU子系统在对所述芯片原子钟控制系统中的激光频率环路进行控制时，控制对应DAC组进入调制模式，以将对应控制变量值调制成正弦波信号；所述CPU子系统在所述温度信号和光检信号分析处理完成后，控制对应DAC组进入数据模式，以将其产生的对应控制变量值直接传输给对应的闭环电路，并通过所述数据DAC将对应的控制变量值直接传输给对应的开环电路。

6.根据权利要求1所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，所述时差测量子系统包括分频器、移相模块和时差测量模块，其中所述分频器、移相模块和时差测量模块分别与所述APB总线连接，且所述分频器与所述移相模块连接，所述移相模块与所述时差测量模块连接。

7.根据权利要求6所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，所述分频器用于对所述时钟复位子系统提供的芯片时钟信号进行分频处理；所述移相模块根据所述CPU子系统提供的移相设置值，对所述分频信号进行移相处理；所述时差测量模块用于对移相处理后的分频信号与所述CPU子系统提供的外设时钟信号进行上升沿时差测量；所述CPU子系统根据所述测量的结果，对所述移相设置值进行调整，以使所述芯片时钟信号与所述外设时钟信号同步。

8.根据权利要求1所述的应用于芯片原子钟控制系统的SoC芯片结构，其特征在于，所述CPU子系统包括中央处理单元CPU、唤醒中断控制器WIC和调试接口SWD，所述WIC与所述CPU连接，用于完成唤醒和中断控制功能，所述SWD与所述CPU连接，用于实现芯片调试功能。