CN111857016A - 一种应用于引信控制系统的SoC芯片结构 - Google Patents

一种应用于引信控制系统的SoC芯片结构 Download PDF

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Abstract

本发明公开了一种应用于引信控制系统的SoC芯片结构，包括CPU子系统、存储器子系统、总线、桥、控制输出子系统、输入采样子系统、通用外设子系统和时钟复位子系统；先通过线性调频输出，再由片内集成ADC实现引信控制系统中的信号转换；再由32位RISC CPU进行数据的分析处理；最后三路可编程开关脉冲输出给引信控制分系统，从而实现引信控制系统的环路控制等。本发明有效解决了引信控制系统分立器件集成实现方案的系统开发复杂度高、体积大的问题。

Description

一种应用于引信控制系统的SoC芯片结构
技术领域
本发明涉及SOC芯片技术领域，更为具体的，涉及一种应用于引信控制系统的SoC芯片结构。
背景技术
引信控制系统包括线性调频输出、微波信号采集和处理、三路可编程开关脉冲输出控制组成。要实现引信的控制系统，先输出线性调频信号，再由ADC采集信号，然后由处理器来分析处理ADC采集转换的数据，最后通过三路可编程开关脉冲输出。
目前，引信的控制系统主要采用单片机+ADC/DAC等分立器件实现的方式。如国内外公司和相关单位在进行引信控制系统研发设计时，采用的是低功耗单片机+ADC和DAC芯片等分立器件集成的方案。这主要是因为目前还没有针对引信控制系统的应用需求而开发的专用控制SoC芯片，所以只能采用基于低功耗单片机的分立器件二次集成方案，这增加了引信系统研发的复杂度，并且分立器件集成实现的控制系统体积大，使得引信的微型化遭遇瓶颈。
发明内容
本发明的目的在于克服现有技术的不足，提供一种应用于引信控制系统的SoC芯片结构，有效解决了引信控制系统分立器件集成实现方案的系统开发复杂度高、体积大的问题。
本发明的目的是通过以下方案实现的：
一种应用于引信控制系统的SoC芯片结构，包括总线、桥、CPU子系统、存储器子系统、控制输出子系统、输入采样子系统、外设子系统和时钟复位子系统，所述总线包括高速总线和低速总线；高速总线与低速总线通过桥连接；所述CPU子系统与高速总线连接，高速总线分别与存储器子系统和桥连接；所述控制输出子系统与低速总线连接，低速总线与桥连接；所述输入采样子系统与低速总线连接；所述外设子系统与低速总线连接；所述时钟复位子系统与低速总线连接。
进一步地，所述CPU子系统包括中央处理器、唤醒中断控制器和调试接口；所述唤醒中断控制器与中央处理器连接，用于完成唤醒和中断控制功能；所述调试接口与中央处理器连接，用于实现芯片调试功能；所述CPU子系统以高速总线上主设备的方式工作，通过高速总线与其他子系统连接与通信。
进一步地，所述存储器子系统包括DMA模块、SRAM模块和eflash模块；所述DDMA模块、SRAM模块和eflash模块均与高速总线连接。
进一步地，所述控制输出子系统包括线性调频输出模块和三路可编程开关脉冲输出模块；所述线性调频输出模块的输出信号频率可编程，上限频率和下限频率能独立设置；所述三路可编程开关脉冲输出模块的启动/停止能单独控制；所述线性调频输出模块、三路可编程开关脉冲输出模块均与低速总线连接。
进一步地，所述输入采样子系统包含ADC模块和多路可选带通滤波器；所述ADC模块和多路可选带通滤波器均与低速总线连接，并且所述ADC模块的输入端与多路可选带通滤波器的输出端连接。
进一步地，所述外设子系统包括UART模块、SPI模块、GPIO模块和TIMERS模块；所述UART模块、SPI模块、GPIO模块和TIMERS模块均为通用模块，所述UART模块、SPI模块、GPIO模块和TIMERS模块均与低速总线连接。
进一步地，所述时钟复位子系统包括PLL模块、POR模块和CLK/RST模块；所述PLL模块、POR模块为通用片上锁相环和上电复位电路模块，所述PLL模块用于实现3、4等倍频功能；所述CLK/RST模块用于实现对时钟和复位信号的整形滤波处理功能。
进一步地，所述三路可编程开关脉冲组包括两个总线接口，用于接收CPU通过总线传递过来的控制信息，并进行控制信息的分解并传递数据给线性调频输出模块和三路可编程开关脉冲输出模块。
本发明的有益效果是：
(1)本发明有效解决了引信控制系统分立器件集成实现方案的系统开发复杂度高、体积大的问题。具体的，先输出线性调频信号，通过片内集成14位ADC模块实现引信信号采集；再由32位RISC CPU进行数据的分析处理，最后通过三路可编程开关脉冲输出，从而实现了引信控制系统的单片化和低功耗，解决了引信控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于引信微型化的问题。使得基于本发明的SoC芯片不但可以满足引信控制系统的应用需求，还能满足类似精密控制领域的应用需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的结构示意图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。本说明书中公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
如图1所示，一种应用于引信控制系统的SoC芯片结构，包括总线、桥、CPU子系统、存储器子系统、控制输出子系统、输入采样子系统、外设子系统和时钟复位子系统，所述总线包括高速总线和低速总线；高速总线与低速总线通过桥连接；所述CPU子系统与高速总线连接，高速总线分别与存储器子系统和桥连接；所述控制输出子系统与低速总线连接，低速总线与桥连接；所述输入采样子系统与低速总线连接；所述外设子系统与低速总线连接；所述时钟复位子系统与低速总线连接。
进一步地，所述CPU子系统包括中央处理器、唤醒中断控制器和调试接口；所述唤醒中断控制器与中央处理器连接，用于完成唤醒和中断控制功能；所述调试接口与中央处理器连接，用于实现芯片调试功能；所述CPU子系统以高速总线上主设备的方式工作，通过高速总线与其他子系统连接与通信。
进一步地，所述存储器子系统包括DMA模块、SRAM模块和eflash模块；所述DDMA模块、SRAM模块和eflash模块均与高速总线连接。
进一步地，所述控制输出子系统包括线性调频输出模块和三路可编程开关脉冲输出模块；所述线性调频输出模块的输出信号频率可编程，上限频率和下限频率能独立设置；所述三路可编程开关脉冲输出模块的启动/停止能单独控制；所述线性调频输出模块、三路可编程开关脉冲输出模块均与低速总线连接。
进一步地，所述输入采样子系统包含ADC模块和多路可选带通滤波器；所述ADC模块和多路可选带通滤波器均与低速总线连接，并且所述ADC模块的输入端与多路可选带通滤波器的输出端连接。
进一步地，所述外设子系统包括UART模块、SPI模块、GPIO模块和TIMERS模块；所述UART模块、SPI模块、GPIO模块和TIMERS模块均为通用模块，所述UART模块、SPI模块、GPIO模块和TIMERS模块均与低速总线连接。
进一步地，所述时钟复位子系统包括PLL模块、POR模块和CLK/RST模块；所述PLL模块、POR模块为通用片上锁相环和上电复位电路模块，所述PLL模块用于实现3、4等倍频功能；所述CLK/RST模块用于实现对时钟和复位信号的整形滤波处理功能。
进一步地，所述三路可编程开关脉冲组包括两个总线接口，用于接收CPU通过总线传递过来的控制信息，并进行控制信息的分解并传递数据给线性调频输出模块和三路可编程开关脉冲输出模块。
更进一步的描述本发明的方案，如图1所示，本发明的具体方案分为两个部分：一个为应用于引信控制系统的SoC芯片结构实现方案，另外一个为应用于引信控制系统的SoC芯片的自行工作实现方案。应用于引信控制系统SoC芯片结构实现方案的特征主要是芯片结构：
如图1所示，本发明作为一种应用于引信控制系统的SoC芯片结构的较佳实施方式，包括CPU子系统(CPU Subsystem)、存储器子系统(Memory Subsystem)、总线(AHB Bus和APB Bus)、桥(Bridge)、控制输出子系统(Output Subsystem)、输入采样子系统(SampleSubsystem)、通用外设子系统(Peripheral Subsystem)和时钟复位子系统(CLK/RSTSubsystem)。
CPU子系统(CPU Subsystem)作为总线AHB Bus上的主设备，通过AHB Bus和存储器子系统(Memory Subsystem)、桥(Bridge)连接。AHB Bus通过桥(Bridge)和APB Bus连接。控制输出子系统(Output Subsystem)、输入采样子系统(Sample Subsystem)、通用外设子系统(Peripheral Subsystem)和时钟复位子系统(CLK/RST Subsystem)通过总线APB Bus连接。
CPU子系统(CPU Subsystem)包括中央处理器(CPU)、唤醒中断控制器(WIC)和调试接口(SWD)，中央处理器(CPU)32位RISC CPU。WIC与CPU相连，完成唤醒和中断控制功能。SWD与CPU相连，实现芯片调试功能。CPU Subsystem以AHB Bus总线上主设备的方式工作，通过AHB Bus与其他子系统连接与通信。
存储器子系统(Memory Subsystem)包括DMA、SRAM和eflash。DMA、SRAM和eflash为通用模块，Memory Subsystem中的每个模块都与AHB Bus连接。
控制输出子系统(Output Subsystem)包括线性调频输出和三路可编程开关脉冲输出。输出信号频率可编程，上限频率和下限频率可独立设置。三路开关脉冲的启动/停止可单独控制。Output Subsystem中的每个模块都与APB Bus连接。
输入采样子系统(Sample Subsystem)包含ADC和多路可选带通滤波器。SampleSubsystem中的每个模块都与APB Bus连接，并且ADC的输入和多路可选带通滤波器相连，具有较好的扩展性，可满足不同的伺服控制系统的应用需求。
通用外设子系统(Peripheral Subsystem)包括UART、SPI、GPIO和TIMERS。UART、SPI、GPIO和TIMERS都为通用模块，Peripheral Subsystem中的每个模块都与APB Bus连接。通用外设子系统可实现本芯片对引信其他系统的控制和信息交互，以及和上位机的信息交互等操作。
时钟复位子系统(CLK/RST Subsystem)包括PLL(Phase Locked Loop)、POR(PowerOn Reset)和CLK/RST，PLL、POR为通用片上锁相环和上电复位电路模块，PLL实现3、4等倍频功能。CLK/RST实现对时钟和复位信号的整形滤波处理等功能，从而为系统提供一个干净、可靠的时钟和复位信号。
本发明应用于引信控制系统的SoC芯片的自行工作实现方案：先输出线性调频信号，再由ADC采集信号，然后由处理器来分析处理ADC采集转换的数据，最后通过三路可编程开关脉冲输出，通用外设子系统可实现本芯片对引信其他系统的控制和信息交互以及和上位机的信息交互等操作。本发明可为一种应用于引信控制系统的SoC芯片结构，应用于引信的控制系统中，可选的，可以采用0.18umCMOS工艺制造，芯片总体功耗＜100mW。
本发明通过将引信控制系统需求的高精度ADC等高性能模拟电路单元进行低功耗设计及单片集成，实现了引信控制系统的低功耗和单片化，解决了引信控制系统分立器件集成实现方案的系统开发复杂度高、体积大、不利于引信微型化的问题。使得基于本发明的SoC芯片不但可以满足引信控制系统的应用需求，还能满足类似精密控制领域的应用需求。
本发明功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (8)

1.一种应用于引信控制系统的SoC芯片结构，其特征在于，包括总线、桥、CPU子系统、存储器子系统、控制输出子系统、输入采样子系统、外设子系统和时钟复位子系统，所述总线包括高速总线和低速总线；高速总线与低速总线通过桥连接；所述CPU子系统与高速总线连接，高速总线分别与存储器子系统和桥连接；所述控制输出子系统与低速总线连接，低速总线与桥连接；所述输入采样子系统与低速总线连接；所述外设子系统与低速总线连接；所述时钟复位子系统与低速总线连接。
2.根据权利要求1所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述CPU子系统包括中央处理器、唤醒中断控制器和调试接口；所述唤醒中断控制器与中央处理器连接，用于完成唤醒和中断控制功能；所述调试接口与中央处理器连接，用于实现芯片调试功能；所述CPU子系统以高速总线上主设备的方式工作，通过高速总线与其他子系统连接与通信。
3.根据权利要求1所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述存储器子系统包括DMA模块、SRAM模块和eflash模块；所述DDMA模块、SRAM模块和eflash模块均与高速总线连接。
4.根据权利要求1所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述控制输出子系统包括线性调频输出模块和三路可编程开关脉冲输出模块；所述线性调频输出模块的输出信号频率可编程，上限频率和下限频率能独立设置；所述三路可编程开关脉冲输出模块的启动/停止能单独控制；所述线性调频输出模块、三路可编程开关脉冲输出模块均与低速总线连接。
5.根据权利要求1所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述输入采样子系统包含ADC模块和多路可选带通滤波器；所述ADC模块和多路可选带通滤波器均与低速总线连接，并且所述ADC模块的输入端与多路可选带通滤波器的输出端连接。
6.根据权利要求1所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述外设子系统包括UART模块、SPI模块、GPIO模块和TIMERS模块；所述UART模块、SPI模块、GPIO模块和TIMERS模块均为通用模块，所述UART模块、SPI模块、GPIO模块和TIMERS模块均与低速总线连接。
7.根据权利要求1所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述时钟复位子系统包括PLL模块、POR模块和CLK/RST模块；所述PLL模块、POR模块为通用片上锁相环和上电复位电路模块，所述PLL模块用于实现3、4等倍频功能；所述CLK/RST模块用于实现对时钟和复位信号的整形滤波处理功能。
8.根据权利要求4所述的应用于引信控制系统的SoC芯片结构，其特征在于，所述三路可编程开关脉冲组包括两个总线接口，用于接收CPU通过总线传递过来的控制信息，并进行控制信息的分解并传递数据给线性调频输出模块和三路可编程开关脉冲输出模块。
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