CN201107404Y - 一种基于soc设计的雷达信号基带处理芯片 - Google Patents

Abstract

一种基于SOC设计的雷达信号基带处理芯片，第一次运用SOC设计思想来完成雷达信号基带处理，核心思想是将雷达信号基带处理所需要的功能模块尽可能地集成到一个芯片中，同时提高芯片的通用性，雷达信号处理的脉冲压缩、滤波处理、求模和取对数模块均用硬件实现，数据结果分析用CPU处理模块来完成，由于这些功能模块都集成到一块芯片中，因此各模块间具有很高的通讯速度、较大数据处理量以及较小的功耗。本实用新型主要应用于雷达信号基带处理。

Description

一种基于SOC设计的雷达信号基带处理芯片

技术领域

本实用新型涉及一种雷达信号基带处理芯片，具体地说，是涉及一种基于SOC设计的雷达信号基带处理芯片。

背景技术

在雷达信号处理领域中，一般采用FPGA+CPU方式来完成基带信号处理，或者是采用单芯片组+CPU方式来完成。但是无论哪种方式都存在着多方面的缺陷，如下：

1.FPGA+CPU：运算速度慢、通用性差、硬件体积大、成本高、维护困难；

2.单芯片组+CPU：运算速度慢、硬件体积大、成本高以及可供选择的芯片组少，难以满足需要。

而雷达信号处理部件的发展趋势是朝小型化、低功耗、通用化方向发展，集成电路设计思路、加工工艺的迅猛发展为这种趋势提供了可能。

实用新型内容

本实用新型所解决的问题是提供一种基于SOC设计的雷达信号处理芯片，将雷达信号基带处理所需的功能模块尽可能多地集于一体，实现大量数据的高速处理，降低系统功耗，同时提高芯片的通用性。

为了实现上述目的，本实用新型提供了一种基于SOC设计的雷达信号处理芯片，包括时钟模块、模式选择模块、参数控制模块、CPU处理模块，其特征在于，基于SOC设计的雷达信号基带处理芯片还设有一个协处理器，时钟模块分别与模式选择模块、CPU处理模块、协处理器通过单向总线相连，参数控制模块分别与模式选择模块、CPU处理模块、协处理器通过单向总线相连，协处理器与CPU处理模块之间通过交互总线连接。

所述协处理器内除设有时钟模块、模式选择模块、参数控制模块外，还设有数据处理模块和输出控制端，数据处理模块分为脉冲处理模块、滤波处理模块、求模和取对数模块，脉冲处理模块分别与滤波处理模块、模式选择模块、参数控制模块、求模和取对数模块、输出控制端通过单向总线连接，滤波处理模块还与求模和取对数模块、参数控制模块、输出控制端之间通过单向总线连接，求模和取对数模块另与时钟模块、输出控制端通过单向总线连接，时钟模块另与模式选择模块相连，参数控制模块另与模式选择模块相连。

所述协处理器内至少设有三个数据处理模块；

所述总线包括时钟总线和控制总线；

所述CPU处理模块上设有一个二次开发接口。

本实用新型的核心思想是将雷达信号基带处理所需要的功能模块最大限度的集成到一个芯片中，同时提高芯片的通用性。雷达信号基带处理的脉冲处理模块、滤波处理模块、求模和取对数模块均使用硬件实现，数据结果分析用CPU处理模块来完成。在处理方式上，为了使芯片具有很好的通用性，芯片处理方式分为以下两种运算模式：一，独立模式：可以用单独或组合方式完成参数设置与传输、脉冲压缩处理、滤波运算、求模和取对数功能；二，CPU模式：利用CPU处理模块完成数据结果处理分析、用户二次开发，可以根据不同的用户需要进行第二次开发。在功能上，脉冲处理模块完成宽窄脉冲、捷变、直传、用户自定义点数运算；滤波处理模块可以完成MTI(动目标显示)、MTD(动目标检测)、PD(脉冲多普勒)等主要功能；求模和取对数模块以脉冲处理模块和滤波处理模块的结果为基础，对其进行求模或者取对数，用户可以选择使用直接结果或者是求模和取对数运算结果；二次开发接口为用户提供了一个二次开发平台，用户可以通过CPU处理模块完成二次开发功能。

本实用新型中，协处理器内可根据雷达信号基带处理的需要设置不同的处理模块或模块组合，模块数量也可根据需要决定，使得本实用新型具有很高的适用性和通用性；由于各个模块都集成到一块芯片中，因此各模块间具有很高的通讯速度、较快的数据处理速度以及较小的功耗。

本实用新型克服了雷达信号基带处理现有技术存在的大部分问题，开创性地使用SOC设计思想来完成雷达信号基带处理，使得整个系统的数据处理能力大大提高，同时又满足了小型化、低功耗、通用化设计要求。本实用新型主要应用于雷达信号基带处理。

通过以下结合附图、具体实施方式对本实用新型进行详细描述后，本实用新型的其他特点、优点将会更加明显。

附图说明

图1为本实用新型的结构示意图。

图2为图1中协处理器的结构示意图。

具体实施方式

下面结合附图详细描述本实用新型的具体实施方式。

如图1，基于SOC的雷达信号基带处理芯片设有时钟模块1、模式选择模块2、参数设置模块3、CPU处理模块4和协处理器5五个模块，时钟模块1分别与模式选择模块2、CPU处理模块4、协处理器5通过单向总线相连，参数控制模块3分别与模式选择模块2、CPU处理模块4、协处理器5通过单向总线相连，协处理器5与CPU处理模块4之间通过交互总线连接。相连，协处理器5与CPU处理模块4之间通过交互总线连接。

时钟信号开始输入后，在模式选择模块2内可选择工作模式，进行不同的工作，选择CPU模式后，在参数设置模块3设置基本的参数值，进入CPU模式，用户通过二次开发接口可在CPU处理模块4上进行二次开发，根据用户自己的需要，完成不同的开发：或补充新程序，或增加新硬件，或者优化现有程序，或进行数据结果分析等等。所有的运行结果都会输入到协处理器5进行数据处理，并从协处理器5输出处理结果供外设使用。

如图2，基于SOC的雷达信号基带处理芯片中协处理器5内设有多个处理模块，包括脉冲处理模块7、滤波处理模块8、求模和取对数模块9等雷达信号基带处理要需的处理模块。在处理数据时，首先输入时钟信号，选择模式进入独立模式，设置基本参数，完成系统的初始化，此时需要处理的数据进入相应的处理模块，完成相应的数据处理。比如，需要进行脉冲压缩处理的数据进入脉冲处理模块7，需要进行滤波处理的数据进入滤波处理模块8，如果脉冲处理结果和滤波处理结果中还有需要进行求模和取对数运算的数据，则将其送入求模和取对数模块9，完成求模和取对数运算后，结果从输出控制端10输出处理结果；不需要进行求模和取对数运算的处理结果，则直接从输出控制端10输出。在整个数据处理过程中，脉冲处理模块7、滤波处理模块8、求模和取对数模块9都集成在协处理器内，因此数据传递速度很快，相应的数据处理速度也得到提高，由于芯片的数量减少，系统的功耗也大大降低，用户可以根据需要，进入不同的工作模式，进行相应的工作，使得系统的通用性大大增加。

在本实用新型中，根据用户的需要，还可以在协处理器内增设其他处理模块，进行其他的数据处理工作，具有很高的适用性和通用性。

Claims (4)

1.一种基于SOC设计的雷达信号基带处理芯片，包括时钟模块(1)、模式选择模块(2)、参数控制模块(3)、CPU处理模块(4)，其特征在于，基于SOC设计的雷达信号基带处理芯片还设有一个协处理器(5)，时钟模块(1)分别与模式选择模块(2)、CPU处理模块(4)、协处理器(5)通过单向总线相连，参数控制模块(3)分别与模式选择模块(3)、CPU处理模块(4)、协处理器(5)通过单向总线相连，协处理器(5)与CPU处理模块(4)之间通过交互总线连接。

2.根据权利要求1所述的基于SOC设计的雷达信号基带处理芯片，其特征在于，所述协处理器(5)内设有数据处理模块和输出控制端(10)，数据处理模块分为脉冲处理模块(7)、滤波处理模块(8)、求模和取对数模块(9)，脉冲处理模块(7)分别与滤波处理模块(8)、模式选择模块(2)、参数控制模块(3)、求模和取对数模块(9)、输出控制端(10)通过单向总线连接，滤波处理模块(8)还与求模和取对数模块(9)、参数控制模块(3)、输出控制端(10)之间通过单向总线连接，求模和取对数模块(9)另与时钟模块(1)、输出控制端(10)通过单向总线连接。

3.根据权利要求1或2所述的基于SOC的雷达信号基带处理新片，其特征在于，所述协处理器(5)内至少设有三个数据处理模块。

4.根据权利要求1所述的基于SOC设计的雷达信号基带处理芯片，其特征在于，所述CPU处理模块(4)上设有一个二次开发接口(6)。

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