CN114860647A - 应用于雷达的SoC芯片 - Google Patents
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Abstract
本公开的实施例提供了一种应用于雷达的SoC芯片，芯片包括雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器；其中，雷达信号处理加速器IP用于运行雷达信号处理算法对输入的待处理信号进行处理；高性能处理器用于对雷达信号处理加速器IP以及片内存储设备进行控制。以此方式设计的SoC芯片，针对雷达信号的处理将更加合理以及高效，进而可以缩小雷达产品的体积和成本，降低使用功耗。
Description
技术领域
本公开属于芯片设计领域，尤其涉及应用于雷达的SoC芯片。
背景技术
片上系统(SoC，System on Chip)是指在单个芯片上集成一个完整的系统。由于集成了包括处理器、加速器、总线、存储资源、外设接口等组件，芯片功能和性能都得到了大幅提升。
但目前现有的SoC并没有针对于雷达装置进行专门设计，因此现有的SoC无法合理高效地处理雷达信号。
发明内容
本公开提供了一种应用于雷达的SoC芯片。
根据本公开的第一方面，提供了一种应用于雷达的SoC芯片，该SoC芯片包括雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器；
其中，雷达信号处理加速器IP用于运行雷达信号处理算法对输入的待处理信号进行处理；
高性能处理器用于对雷达信号处理加速器IP以及片内存储设备进行控制。
在第一方面的一些实现方式中，通用接口IP还包括AD接口、DA接口、485通讯接口以及SPI/UART接口；
AD接口用于获取雷达前级数据并向雷达信号处理加速器IP发送；
DA接口用于向外部设备反馈雷达信号处理加速器IP的处理结果；
485通讯接口用于与上位机建立通信连接；
SPI/UART接口用于与外部设备进行数据交互。
在第一方面的一些实现方式中，各雷达信号处理加速器IP之间基于直连接口互相连接，用于获取雷达前级数据。
在第一方面的一些实现方式中，芯片还包括片内存储模块；
片内存储模块用于存储芯片内各IP处理后的数据。
在第一方面的一些实现方式中，芯片还包括DMA控制器；
高性能处理器还用于基于DMA控制器，实现雷达信号处理算法。
在第一方面的一些实现方式中，芯片中包括时钟发生器，时钟发生器用于通过AMBA总线架构向不同的IP提供不同频率的时钟信号；
时钟发生器还用于通过AMBA总线架构，基于IP间异同步关系，提供不同时钟域时钟信号。
在第一方面的一些实现方式中，雷达信号处理加速器IP为基于雷达信号处理算法对应的并行运算电路生成的硬件电路。
在第一方面的一些实现方式中，雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器之间基于AMBA总线架构进行互联通信。
本公开提供的应用于雷达的SoC芯片，该芯片包括雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器；其中，雷达信号处理加速器IP用于运行雷达信号处理算法对输入的待处理信号进行处理；高性能处理器用于对雷达信号处理加速器IP以及片内存储设备进行控制。因为本公开提供的SoC芯片中，雷达信号处理加速器IP是根据雷达信号处理算法进行的设计，再基于高性能处理器的控制，通过片内存储设备和通用接口IP实现了应用于雷达的SoC芯片，所以该SoC芯片的架构针对雷达信号的处理将更加合理以及高效，进而可以缩小雷达产品的体积和成本，降低使用功耗。
应当理解，发明内容部分中所描述的内容并非旨在限定本公开的实施例的关键或重要特征，亦非用于限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。附图用于更好地理解本方案，不构成对本公开的限定在附图中，相同或相似的附图标记表示相同或相似的元素，其中：
图1是本公开实施例提供的一种应用于雷达的SoC芯片的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本公开保护的范围。
另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
片上系统(SoC，System on Chip)是指在单个芯片上集成一个完整的系统。由于集成了包括处理器、加速器、总线、存储资源、外设接口等组件，芯片功能和性能都得到了大幅提升。
但目前现有的SoC并没有针对于雷达装置的专门设计的，因此现有的SoC无法合理高效地处理雷达信号。
为了解决现有的SoC无法合理高效地处理雷达信号的问题，本公开提供了一种应用于雷达的SoC芯片，该芯片包括雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器；其中，雷达信号处理加速器IP用于运行雷达信号处理算法对输入的待处理信号进行处理；高性能处理器用于对雷达信号处理加速器IP以及片内存储设备进行控制。因为本公开提供的SoC芯片中，雷达信号处理加速器IP是根据雷达信号处理算法进行的设计，再基于高性能处理器的控制，通过片内存储设备和通用接口IP实现了应用于雷达的SoC芯片，所以该SoC芯片的架构针对雷达信号的处理将更加合理以及高效，进而可以缩小雷达产品的体积和成本，降低使用功耗。
下面结合附图对本公开实施例提供的技术方案进行描述。
图1是本公开实施例提供的一种应用于雷达的SoC芯片的结构示意图，如图1所示，该SoC芯片包括雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器；
其中，雷达信号处理加速器IP可以用于运行雷达信号处理算法对输入的待处理信号进行处理；
高性能处理器可以用于对雷达信号处理加速器IP以及片内存储设备进行控制。
需要进行说明的是，上述的雷达信号处理加速器IP为基于雷达信号处理算法对应的并行运算电路生成的硬件电路，也就是说，该雷达信号处理加速器IP可以根据专用雷达信号处理算法特点，可以将计算量大，耗时久的算法，采用硬件电路模块化实现，利用电路并行运算的特点，实现加速处理，以提高运算性能，从而实现SoC芯片与雷达信号处理的高匹配性。
此外，为了实现芯片与外部进行通信，在一个实施例中，如图1所示，上述通用接口IP具体可以包括AD接口、DA接口、485通讯接口以及SPI/UART接口；
其中，雷达信号处理加速器IP通过AD接口获取雷达前级数据；
DA接口用于向外部设备反馈雷达信号处理加速器IP的处理结果；
485通讯接口用于与上位机建立通信连接；
SPI/UART接口用于与外部设备进行低速数据交互。
由图1可以看出，在一个实施例中，该芯片可以包括多个雷达信号处理加速器IP以运行多个雷达信号处理算法，具体的雷达信号处理算法例如可以包括混频处理算法、CIC抽取算法以及FIR滤波算法等。
其中，混频单元，具体可以用于对雷达前级数据进行混频，生成混频信号；
CIC抽取单元，具体可以用于对所述混频信号进行信号抽取；
FIR滤波单元，具体可以用于对抽取得到的信号进行滤波。
具体地，所述混频单元将接收到的雷达前级数据与本振产生的信号相乘，cosαcosβ＝[cos(α+β)+cos(α-β)]/2。可以这样理解，α为雷达前级数据频率量，β为本振频率量，产生和差频。当混频的频率等于中频时，这个信号可以通过中频放大器被放大，在被放大后，进行峰值检波。检波后的信号被视频放大器进行放大，然后显示出来。由于本振电路的振荡频率随着时间变化，因此频谱分析仪在不同的时间接收的频率是不同的。当本振振荡器的频率随着时间进行扫描时，屏幕上就显示出了被测信号在不同频率上的幅度，将不同频率上信号的幅度记录下来，就得到了被测信号的频谱。从频谱观点看，混频的作用就是将已调波的频谱不失真地从fc搬移到中频的位置上，因此，混频单元是一种典型的频谱搬移电路，可以用相乘器和带通滤波器来实现这种搬移。
具体地，所述CIC抽取单元对混频后的信号进行抽取滤波，以便降低软件解调的计算复杂度。例如，所述CIC抽取单元为由一个4级CIC抽取滤波器和一个31阶半带滤波器组成的混合滤波器结构。其中，CIC滤波器为整系数滤波器，滤波时无需乘法运算，而半带滤波器有一半系数为零，这样在滤波时大大减少了计算量。滤波的同时，在CIC滤波器实现了4倍的数据抽取，在半带滤波器实现了2倍的数据抽取，这样就得到了带宽为2MHz的两路8bits，8MSample/s的正交基带信号。
具体地，所述FIR滤波单元的主要功能就是将不感兴趣的信号滤除，留下有用信号。FIR滤波处理如下式所示，y(n)＝h(n)*x(n)；其中，x(n)为输入信号，h(n)为FIR滤波系数，y(n)为经过滤波后的信号；N表示FIR滤波器的抽头数，滤波器阶数为N-1。
在一个实施例中，混频单元、CIC抽取单元和FIR滤波单元均可以包括对应的配置单元，可以对对应的频率控制字、级数和阶数进行配置。
具体地，混频单元，可以包括频率控制字配置单元，用于在线动态配置频率控制字，使所述混频单元根据配置的频率控制字对输入信号进行混频。频率控制字是控制频率发生的字，改变频率控制字的内容，来改变频率是否发生和改变频率变化。
进一步地，CIC抽取单元，可以包括级数配置单元，用于动态配置级数，使所述CIC抽取单元根据配置的级数进行信号抽取。
进一步地，所述FIR滤波单元，可以包括阶数配置单元，用于动态配置阶数，使所述FIR滤波单元根据配置的阶数进行滤波。
作为本发明的一种实施例，所述FFT模块，为快速傅立叶变换(Fast FourierTransform)，用于对预处理后的信号进行快速傅里叶变换，通过数据传输接口输出信号处理结果。
在本实施例中，所述FFT模块，还包括点数配置单元。所述点数配置单元用于动态配置FFT点数。动态配置的FFT点数的范围为2n，3≤n≤15。
作为本发明的一种实施例，所述预处理模块和FFT模块均可根据应用需求配置为bypass模式。具体地，所述混频单元、CIC抽取单元、FIR滤波单元均独立配置为bypass模式。
在本实施例中，对应所述混频单元、CIC抽取单元、FIR滤波单元和FFT模块分别设置有一信号选择单元，所述信号选择单元用于使信号不通过对应的信号处理单元，即跳过对应的信号处理单元，直接在物理上导通。例如，若所述混频单元对应的信号选择单元执行bypass模式，所述输入信号不再经过所述混频单元，而直接与所述CIC抽取单元导通，输入到所述CIC抽取单元。若所述CIC抽取单元对应的信号选择单元执行bypass模式，所述CIC抽取单元的输入信号直接输入到所述FIR滤波单元。若所述FIR滤波单元对应的信号选择单元执行bypass模式，所述FIR滤波单元的输入信号直接输入到FFT模块。若所述FFT模块对应的信号选择单元执行bypass模式，所述FFT模块的输入信号直接作为数字信号处理的输出信号进行输出。
例如，若需要实现雷达信号处理流程中的数字下变频功能，则可以在上述实施例中，经过数字混频将AD采集的中频(IF)数字信号频谱下变频到基带信号，然后完成抽取、滤波恢复原始信号。通过配置加速IP核中混频单元、CIC抽取单元、FIR滤波单元直连，FFT单元bypass，则可完成数字下变频功能。再者，为了使雷达信号处理加速器IP可以处理数字信号，而不是直接对模拟信号进行处理，在一个实施例中，雷达信号处理加速器IP还可以通过AD接口获取待处理信号，该待处理信号为通过AD接口转换的数字信号，以用于雷达信号处理加速器IP进行处理。
而且，为了解决芯片内的数据存储问题以及非直连IP的数据交互问题，在一个实施例中，该芯片还包括片内存储模块；该片内存储模块可以用于存储芯片内各IP处理后的数据，即可作为各IP的运算缓存区域，也可为不同IP提供数据交互缓存使用，实现非直连IP的数据交互。
在该芯片内，高性能处理器可以作为芯片控制核心，完成不同应用流程的调度控制操作，此外该芯片内，还可以包括DMA(Direct Memory Access)控制器，高性能处理器可以配合DMA控制器，实现部分雷达算法计算。
再如图1所示，在该芯片中，雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器之间基于AMBA总线架构进行互联通信，例如具体可以包括：高性能处理器与雷达算法加速器IP的互联，高性能处理器与通用接口IP的互联，高性能处理器与片内存储设备的互联，雷达算法加速器IP与片内存储设备的互联，通用接口IP与片内存储设备的互联等，以实现芯片内不同模块的通信。
在一个实施例中，为了使该芯片可以采用多时钟域架构，分别为高低速设备提供不同频率时钟信号，在该芯片内还可以包括时钟发生器，时钟发生器通过所述AMBA总线架构向不同的IP提供不同频率的时钟信号，同时还可以根据IP间异同步关系，提供不同时钟域时钟信号。
由上述公开的内容可以看出，本公开提供的SoC芯片中，因为雷达信号处理加速器IP是根据雷达信号处理算法进行的设计，再基于高性能处理器的控制，通过片内存储设备和通用接口IP实现了应用于雷达的SoC芯片，所以该SoC芯片的架构针对雷达信号的处理将更加合理以及高效，进而可以缩小雷达产品的体积和成本，降低使用功耗。
本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本公开保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本公开的精神和原则之内所作的修改、等同替换和改进等，均应包含在本公开保护范围之内。
Claims (8)
1.一种应用于雷达的SoC芯片，其特征在于，所述芯片包括雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器；
其中，所述雷达信号处理加速器IP用于运行雷达信号处理算法对输入的待处理信号进行处理；
所述高性能处理器用于对所述雷达信号处理加速器IP以及片内存储设备进行控制。
2.根据权利要求1所述的SoC芯片，其特征在于，所述通用接口IP还包括AD接口、DA接口、485通讯接口以及SPI/UART接口；
所述AD接口用于获取雷达前级数据并向所述雷达信号处理加速器IP发送；
所述DA接口用于向外部设备反馈所述雷达信号处理加速器IP的处理结果；
所述485通讯接口用于与上位机建立通信连接；
所述SPI/UART接口用于与外部设备进行数据交互。
3.根据权利要求2所述的SoC芯片，其特征在于，各雷达信号处理加速器IP之间基于直连接口互相连接，用于获取所述雷达前级数据。
4.根据权利要求1所述的SoC芯片，其特征在于，所述芯片还包括片内存储模块；
所述片内存储模块用于存储芯片内各IP处理后的数据。
5.根据权利要求1所述的SoC芯片，其特征在于，所述芯片还包括DMA控制器；
所述高性能处理器还用于基于所述DMA控制器，实现雷达信号处理算法。
6.根据权利要求1所述的SoC芯片，其特征在于，所述芯片中包括时钟发生器，所述时钟发生器用于通过AMBA总线架构向不同的IP提供不同频率的时钟信号；
所述时钟发生器还用于通过所述AMBA总线架构，基于IP间异同步关系，提供不同时钟域时钟信号。
7.根据权利要求1所述的SoC芯片，其特征在于，所述雷达信号处理加速器IP为基于雷达信号处理算法对应的并行运算电路生成的硬件电路。
8.根据权利要求1所述的SoC芯片，其特征在于，雷达信号处理加速器IP、片内存储设备、通用接口IP以及高性能处理器之间基于AMBA总线架构进行互联通信。
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| Title |
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| 陈刚 等: "《高频电子电路》", 31 January 2021, 西安：西安电子科学技术大学出版社, pages: 165 - 168 * |
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