CN115328266A - 数字控制振荡器、信号生成方法和电子设备 - Google Patents

Abstract

本发明提出了一种用于可重构计算阵列的数字控制振荡器，包括：配置模块，与Cordic运算阵列、输出控制模块和输出缓存模块相连，用于设置该Cordic运算阵列的配置信息、该输出控制模块的配置信息和该输出缓存模块的配置信息，该Cordic运算阵列，与该输出控制模块相连，用于根据该Cordic运算阵列的配置信息，生成下变频信号，并将该下变频信号发送给该输出控制模块，该输出控制模块，与该输出缓存模块相连，用于按照该输出控制模块的配置信息输出该下变频信号给该输出缓存模块，该输出缓存模块，用于按照该输出缓存模块的配置信息，基于该下变频信号输出正交信号。本发明还提出了一种信号生成方法和电子设备，可提升NCO性能，降低NCO能耗。

Description

数字控制振荡器、信号生成方法和电子设备

技术领域

本发明涉及路由技术领域，尤其涉及一种用于可重构计算阵列的数字控制振荡器、信号生成方法和电子设备。

背景技术

可重构通信计算阵列是利用粗粒度可重构计算技术开发的软件定义通信芯片的硬件架构，是一种介于现场可编程门阵列(FPGA，Field-Programmable Gate Array)与专用集成电路(ASIC，Application Specific Integrated Circuit)之间的新形态。这种阵列结构具有优异的能效比，因其在通信领域即解决了FPGA带来的高能耗、低主频的瓶颈，又弥补了ASIC面对多需求所欠缺的开发灵活性，而在通信等领域得到广泛应用。其中，数字控制振荡器(NCO，Numerical Controlled Oscillator)是进行可重构设计中的重要一环。

对于现有的数字控制振荡器设计，存在精度不可调、无法实现并行混频处理，数值信息配置复杂、繁琐等问题。

发明内容

本发明的主要目的在于提供一种用于可重构计算阵列的数字控制振荡器、信号生成方法和电子设备。

为实现上述目的，本发明实施例第一方面提供一种用于可重构计算阵列的数字控制振荡器，所述数字控制振荡器包括：

配置模块、Cordic运算阵列、输出控制模块和输出缓存模块；

所述配置模块，与所述Cordic运算阵列、所述输出控制模块和所述输出缓存模块相连，用于设置所述Cordic运算阵列的配置信息、所述输出控制模块的配置信息和所述输出缓存模块的配置信息；

所述Cordic运算阵列，与所述输出控制模块相连，用于根据所述Cordic运算阵列的配置信息，生成下变频信号，并将所述下变频信号发送给所述输出控制模块；

所述输出控制模块，与所述输出缓存模块相连，用于按照所述输出控制模块的配置信息输出所述下变频信号给所述输出缓存模块；

所述输出缓存模块，用于按照所述输出缓存模块的配置信息，基于所述下变频信号输出正交信号。

在本公开一实施例中，所述Cordic运算阵列包括N列运算单元组，每列所述运算单元组用于输出一路下变频信号，N为大于0的整数；

其中，N列所述运算单元组可按列部分串联或全部串联。

在本公开一实施例中，所述Cordic运算阵列的配置信息包括N列所述运算单元组的配置信息，每列所述运算单元组的配置信息均包括列使能信息、相位控制字信息和频率控制字信息；

所述列使能信息用于控制本列所述运算单元组处于工作状态或空闲状态；

所述相位控制字信息用于控制输出的所述下变频信号的初始相位；

所述频率控制字信息用于控制在串行输出的情况下输出的所述下变频信号的输出步长。

在本公开一实施例中，所述Cordic运算阵列的配置信息还包括列配置控制信息；

每列所述运算单元组的列配置控制信息用于控制本列所述运算单元组的配置信息为前一列所述运算单元组的配置信息，或，所述配置模块设置的本列所述运算单元组的配置信息；

其中，在本列所述运算单元组与前一列所述运算单元组串联的情况下，每列所述运算单元组的列配置控制信息用于控制本列所述运算单元组的配置信息为前一列所述运算单元组的配置信息，在本列所述运算单元组没有与前一列所述运算单元组串联的情况下，每列所述运算单元组的列配置控制信息用于控制本列所述运算单元组的配置信息为所述配置模块设置的本列所述运算单元组的配置信息。

在本公开一实施例中，所述输出控制模块的配置信息用于控制所述下变频信号采用串行输出或并行输出。

在本公开一实施例中，所述输出缓存模块的配置信息用于在串行输出的情况下选择输出所述正交信号的所述输出缓存模块的第一目标端口；

所述输出缓存模块的配置信息还用于在并行输出的情况下控制所述下变频信号的缓存深度，以及，选择输出所述正交信号的所述输出缓存模块的第二目标端口。

在本公开一实施例中，所述输出控制模块包括N个串行输出接口和一个计数器；

所述N个串行输出接口用于在串行输出的情况下，将所述下变频信号缓存到所述输出缓存模块的第一目标端口；

所述计数器用于在并行输出的情况下，控制所述输出缓存模块按照所述缓存深度，将所述下变频信号缓存到所述输出缓存模块的第二目标端口。

在本公开一实施例中，所述输出缓存模块具体用于，按照所述输出缓存模块的配置信息，在串行输出的情况下将所述正交信号通过所述第一目标端口输出，在并行输出的情况下将所述正交信号通过所述第二目标端口输出。

本发明实施例第二方面提供了一种用于可重构计算阵列的信号生成方法，包括：

设置Cordic运算阵列的配置信息、输出控制模块的配置信息和输出缓存模块的配置信息；

所述Cordic运算阵列根据所述Cordic运算阵列的配置信息，生成下变频信号，并将所述下变频信号发送给所述输出控制模块；

所述输出控制模块按照所述输出控制模块的配置信息输出所述下变频信号给所述输出缓存模块；

所述输出缓存模块按照所述输出缓存模块的配置信息，基于所述下变频信号输出正交信号。

本发明实施例第三方面提供了一种电子设备，所述电子设备包括第一方面所述的用于可重构计算阵列的数字控制振荡器。

根据本发明实施例，本发明提供的用于可重构计算阵列的数字控制振荡器，包括：配置模块、Cordic运算阵列、输出控制模块和输出缓存模块，该配置模块，与该Cordic运算阵列、该输出控制模块和该输出缓存模块相连，用于设置该Cordic运算阵列的配置信息、该输出控制模块的配置信息和该输出缓存模块的配置信息，该Cordic运算阵列，与该输出控制模块相连，用于根据该Cordic运算阵列的配置信息，生成下变频信号，并将该下变频信号发送给该输出控制模块，该输出控制模块，与该输出缓存模块相连，用于按照该输出控制模块的配置信息输出该下变频信号给该输出缓存模块，该输出缓存模块，用于按照该输出缓存模块的配置信息，基于该下变频信号输出正交信号，可提升NCO性能，降低NCO能耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的用于可重构计算阵列的数字控制振荡器的结构示意图；

图2为本发明一实施例提供的用于可重构计算阵列的数字控制振荡器的示意图；

图3为本发明一实施例提供的用于可重构计算阵列的信号生成方法的流程示意图；

图4示出了一种电子设备的硬件结构示意图。

具体实施方式

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

可重构计算阵列是一种粗粒度可重构密码多核架构，其结构按照阵列排布，且因为系统实时性的特征，系统阵列采用流水线布局，本发明中，NCO设计作为其阵列中的一种粗粒度算子，其位置前一般可以为抽取滤波器，通过模拟数字转换器采样的数据进行滤波处理后输入到混频器与NCO进行下变频处理，NCO可以后置一组低通滤波过滤掉混频运算中产生的高频信号。

NCO通常用于产生可控的正弦波或余弦波，其功能是与信号进行乘法运算(混频)实现通信系统中的下变频。一般的下变频可分为针对窄带宽信号的串行混频和针对宽带宽信号的并行混频，串行混频即NCO一个时钟周期产生一个振荡值与一个信号产生混频运算，并行混频即NCO一个时钟周期产生一组振荡值与一组信号产生混频运算。

针对可重构计算阵列的NCO，在一典型应用场景中，可以应用为混频器的振荡信号产生器，前端为模拟数字转换器采集的数字信号或者经过滤波后的数字信号，经过混频器进行下变频处理，然后输出给低通滤波器，再由低通滤波器过滤掉混频产生的高频信号噪声，并进一步继续通信信号处理。

本发明提供了一种用于可重构计算阵列的数字控制振荡器，该数字控制振荡器包括：配置模块、Cordic运算阵列、输出控制模块和输出缓存模块，该配置模块，与该Cordic运算阵列、该输出控制模块和该输出缓存模块相连，用于设置该Cordic运算阵列的配置信息、该输出控制模块的配置信息和该输出缓存模块的配置信息，该Cordic运算阵列，与该输出控制模块相连，用于根据该Cordic运算阵列的配置信息，生成下变频信号，并将该下变频信号发送给该输出控制模块，该输出控制模块，与该输出缓存模块相连，用于按照该输出控制模块的配置信息输出该下变频信号给该输出缓存模块，该输出缓存模块，用于按照该输出缓存模块的配置信息，基于该下变频信号输出正交信号，可提升NCO性能，降低NCO能耗。

下面结合附图，对本发明的一些实施方式作详细说明。在各实施例之间不冲突的情况下，下述的实施例及实施例中的特征可以相互结合。

请参阅图1，图1为本发明一实施例提供的用于可重构计算阵列的数字控制振荡器的结构示意图，该NCO主要包括：

配置模块1010、Cordic运算阵列20、输出控制模块30和输出缓存模块40。

该配置模块10，与该Cordic运算阵列20、该输出控制模块30和该输出缓存模块40相连，用于设置该Cordic运算阵列20的配置信息、该输出控制模块30的配置信息和该输出缓存模块40的配置信息。

该Cordic运算阵列20，与该输出控制模块30相连，用于根据该Cordic运算阵列20的配置信息，生成下变频信号，并将该下变频信号发送给该输出控制模块30。

该输出控制模块30，与该输出缓存模块40相连，用于按照该输出控制模块30的配置信息输出该下变频信号给该输出缓存模块40。

该输出缓存模块40，用于按照该输出缓存模块40的配置信息，基于该下变频信号输出正交信号。

在本发明一实施例中，该Cordic运算阵列20包括N列运算单元组，每列该运算单元组用于输出一路下变频信号，N为大于0的整数，其中，N列该运算单元组可按列部分串联或全部串联。可在Cordic运算阵列20结构固定的情况下，通过串联的方式调节NCO输出精度，解决了精度冗余，合理降低功耗。

在本发明中，对每列运算单元组内的运算单元的数量不做具体限定，可以是2、3、4、10等等。运算单元组的数量和每列运算单元组内的运算单元的数量共同表征运算精度，本领域技术人员可以根据实际运算精度的需要，调整Cordic运算阵列20的大小，也即调整运算单元组的数量和每列运算单元组内的运算单元的数量。其中，Cordic运算阵列20的规模越大精度越高，Cordic运算阵列20的规模越小精度越低。

如图2所示，在一示例中，以N＝4，每列运算单元组内的运算单元的数量也为4为例，对本发明进行示意性说明，也即，Cordic运算阵列20的规模为4×4，4列运算单元组按列进行部分串联或全部串联可组成4个4级的低精度的NCO输出，或者，2个8级流水的中精度NCO输出，或者，一个12极流水线的高精度NCO输出和一个4级低精度的NCO输出，或者，一个16级流水的超高精度NCO输出。更多的，也可根据实际需求，关闭不需要的运算单元组的使能，降低功耗，比如只需要一个12级流水的高精度NCO输出，那么可以通过配置剩下一列的运算单元(4级低精度的NCO输出)的列使能信息，将列使能信息配置为空闲状态，以关闭该列的运算单元的使能，有效降低Cordic运算阵列20的功耗。

在本发明一实施例中，该Cordic运算阵列20的配置信息包括N列该运算单元组的配置信息，每列该运算单元组的配置信息均包括列使能信息、相位控制字信息和频率控制字信息，该列使能信息用于控制本列该运算单元组处于工作状态或空闲状态，该相位控制字信息用于控制输出的该下变频信号的初始相位，该频率控制字信息用于控制在串行输出的情况下输出的该下变频信号的输出步长。通过N列运算单元组和Cordic运算阵列20的配置信息，可以生成N路相位可调节的Cordic算子NCO，解决多通道、多频段串行混频的需求。

在本发明中，可以对每列该运算单元组均设置一个配置接口，通过配置接口输入N列该运算单元组的配置信息。对于列使能信息，如上述示例该，通过配置列使能信息可根据实际需求，关闭不需要的运算单元组的使能，降低功耗。对于相位控制字信息，可输出符合相位需要的正交信号，例如，可以为第一列运算单元组的初始相位配置为0°，为第二列运算单元组的初始相位配置为90°，为第三列运算单元组的初始相位配置为180°，为第四列运算单元组的初始相位配置为270°。对于频率控制字信息，可输出符合频率需要的正交信号，频率控制字信息控制串行情况下NCO的输出步长，在主频固定的情况下，实际控制的是串行情况下NCO输出的频率。

在本发明一实施例中，该Cordic运算阵列20的配置信息还包括列配置控制信息，每列该运算单元组的列配置控制信息用于控制本列该运算单元组的配置信息为前一列该运算单元组的配置信息，或，该配置模块10设置的本列该运算单元组的配置信息。

其中，在本列该运算单元组与前一列该运算单元组串联的情况下，每列该运算单元组的列配置控制信息用于控制本列该运算单元组的配置信息为前一列该运算单元组的配置信息，在本列该运算单元组没有与前一列该运算单元组串联的情况下，每列该运算单元组的列配置控制信息用于控制本列该运算单元组的配置信息为该配置模块10设置的本列该运算单元组的配置信息。

在本实施例中，列配置控制信息主要功能是选择每一列的配置信息来源于配置模块10还是继承上一级的配置(最左列的运算单元组无继承列，默认来源于配置模块10)。在一示例中，通过列配置控制信息，如图2所示，4×4的Cordic运算阵列20可以组合成4个4级NCO输出，或者，2个8级NCO输出，或者，1个16级NCO输出，或者，一个4级和12级混合输出。Cordic运算阵列20的级数越大，NCO输出的数据精度越高，故通过配置列配置控制信息，可以控制NCO的输出数值精度。

在本发明一实施例中，该输出控制模块30的配置信息用于控制该下变频信号采用串行输出或并行输出。即可满足串行混频的需求，又可满足并行混频的需求，同时，通过N列运算单元阵列可输出N路不同频率的串行NCO震荡数值，可同时解调不通频带上的信号。

在本发明一实施例中，该输出缓存模块40的配置信息用于在串行输出的情况下选择输出该正交信号的该输出缓存模块40的第一目标端口，该输出缓存模块40的配置信息还用于在并行输出的情况下控制该下变频信号的缓存深度，以及，选择输出该正交信号的该输出缓存模块40的第二目标端口。可兼容串行混频和并行混频两种应用需求。

在一示例中，如图2所示，4×4的Cordic运算阵列20输出4个下变频信号，如果输出控制模块30的配置信息为控制该下变频信号采用串行输出，则输出缓存模块40的配置信息选择的输出正交信号的输出缓存模块40的第一目标端口可以是任意4个端口，例如端口0至3。如果输出控制模块30的配置信息为控制该下变频信号采用并行输出，则输出缓存模块40的配置信息控制该下变频信号的缓存深度为最长深度16，并选择输出该正交信号的该输出缓存模块40的第二目标端口为端口0-15。

在本发明一实施例中，该输出控制模块30包括N个串行输出接口和一个计数器，该N个串行输出接口用于在串行输出的情况下，将该下变频信号缓存到该输出缓存模块40的第一目标端口，该计数器用于在并行输出的情况下，控制该输出缓存模块40按照该缓存深度，将该下变频信号缓存到该输出缓存模块40的第二目标端口。

在本实施例中，输出控制模块30主要用于控制所有输出端口能够按照预定配置正常输出。在图2所示的4×4的Cordic运算阵列20、输出缓存模块40包括16个输出端口的示例中，N个串行输出接口的输入为4列运算单元的输出，N个串行输出接口的输出可以为输出端口0-3，也即输出端口0-3进行输出，4-15不进行输出。计数器主要控制在并行输出的情况下NCO的缓存按照配置的缓存深度缓存到与缓存深度对应的输出端口，例如，缓存深度为16，则对应的输出端口为0-15，缓存完成即计数器等于缓存深度后，产生并行NCO输出使能信号。其中，配置的缓存深度不超过输出缓存模块40的所有输出端口的数量，第二目标端口的数量等于缓存深度，串行输出和并行输出配置互斥，二者不会同时存在。

在本发明一实施例中，该输出缓存模块40具体用于，按照该输出缓存模块40的配置信息，在串行输出的情况下将该正交信号通过该第一目标端口输出，在并行输出的情况下将该正交信号通过该第二目标端口输出。

在图2所示的4×4的Cordic运算阵列20以及输出缓存模块40包括16个输出端口的示例中，串行输出的情况下将只用到输出端口0-3，也即第一目标端口为0-3，并行输出的情况下按照配置的缓存深度产生对应的有效输出，配置的有效深度不超过16。

请参阅图3，图3为本发明一实施例提供的用于可重构计算阵列的信号生成方法的流程示意图，该信号生成方法可以通过如图1和图2所示的用于可重构计算阵列的数字控制振荡器生成，该信号生成方法包括：

S301、设置Cordic运算阵列的配置信息、输出控制模块的配置信息和输出缓存模块的配置信息；

S302、该Cordic运算阵列根据该Cordic运算阵列的配置信息，生成下变频信号，并将该下变频信号发送给该输出控制模块；

S303、该输出控制模块按照该输出控制模块的配置信息输出该下变频信号给该输出缓存模块；

S304、该输出缓存模块按照该输出缓存模块的配置信息，基于该下变频信号输出正交信号。

在本发明一实施例中，该Cordic运算阵列包括N列运算单元组，每列该运算单元组用于输出一路下变频信号，N为大于0的整数，其中，N列该运算单元组可按列部分串联或全部串联。

在本发明一实施例中，该Cordic运算阵列的配置信息包括N列该运算单元组的配置信息，每列该运算单元组的配置信息均包括列使能信息、相位控制字信息和频率控制字信息；

该方法还包括：配置该列使能信息，该列使能信息用于控制本列该运算单元组处于工作状态或空闲状态；

配置该相位控制字信息，该相位控制字信息用于控制输出的该下变频信号的初始相位；

配置该频率控制字信息，该频率控制字信息用于控制在串行输出的情况下输出的该下变频信号的输出步长。

在本发明一实施例中，该Cordic运算阵列的配置信息还包括列配置控制信息；

该方法还包括：为每列该运算单元组配置该列配置控制信息，每列该运算单元组的列配置控制信息用于控制本列该运算单元组的配置信息为前一列该运算单元组的配置信息，或，该配置模块设置的本列该运算单元组的配置信息；

其中，在本列该运算单元组与前一列该运算单元组串联的情况下，每列该运算单元组的列配置控制信息用于控制本列该运算单元组的配置信息为前一列该运算单元组的配置信息，在本列该运算单元组没有与前一列该运算单元组串联的情况下，每列该运算单元组的列配置控制信息用于控制本列该运算单元组的配置信息为该配置模块设置的本列该运算单元组的配置信息。

在本发明一实施例中，该输出控制模块的配置信息用于控制该下变频信号采用串行输出或并行输出。

在本发明一实施例中，该输出缓存模块的配置信息用于在串行输出的情况下选择输出该正交信号的该输出缓存模块的第一目标端口；

该输出缓存模块的配置信息还用于在并行输出的情况下控制该下变频信号的缓存深度，以及，选择输出该正交信号的该输出缓存模块的第二目标端口。

在本发明一实施例中，该输出控制模块包括N个串行输出接口和一个计数器；

所示方法还包括：利用该N个串行输出接口在串行输出的情况下，将该下变频信号缓存到该输出缓存模块的第一目标端口；

利用该计数器在并行输出的情况下，控制该输出缓存模块按照该缓存深度，将该下变频信号缓存到该输出缓存模块的第二目标端口。

在本发明一实施例中，该方法还包括：该输出缓存模块按照该输出缓存模块的配置信息，在串行输出的情况下将该正交信号通过该第一目标端口输出，在并行输出的情况下将该正交信号通过该第二目标端口输出。

在一示例中，需要对4路信号做下变频处理，在50Mhz正交信号中获取40Mhz的有效信号，系统频率100MHz，输入需要产生四路NCO输出频率10MHz，初始相位1、2列相位差90°、3、4列相位差90°的配置信息到配置模块。

首先，配置模块将配置信息解析到CORDIC运算阵列、输出控制模块和输出缓存模块，配置模块解析后的CORDIC运算阵列的配置信息：四列运算单元组的列使能信息均为处于工作状态；四列运算单元组的相位控制字信息为1、2列相位配置字分别为0、90°，3、4列相位配置字分别为180°、270°；四列运算单元组的频率控制字信息均为步长为10；四列运算单元组的列配置控制信息均为配置信息来源配置模块。

然后，初始化配置好输出端口0-3对应4列运算单元组输出的下变频信号(串行输出)。配置模块解析后的CORDIC运算阵列配置信息：配置四列CORDIC的模块使能，使能四列CORDIC阵列进入工作状态。配置模块解析后的输出控制模块和输出缓存模块的配置信息：输出控制模块工作在串行输出模式，即CORDOIC运算阵列使能后会一直处于工作状态；配置输出缓存模块中的第二目标端口0-3，即数据不需要缓存，四列运算单元组自左向右一一对应于端口0-3输出四路两组频率为10MHz的正交信号。

更多的，4路输入信号与NCO输出端口0-3输出的信号进行乘法运算(混频)。例如，两路正交输入信号50MHz，与NCO混频后产生一个包含混有高频信号(60MHz)和一个低频信号(40MHz)的有效信号。最终产生两组正交混频信号。

本公开还提供了一种电子设备，该电子设备包括图1或图2所示的用于可重构计算阵列的数字控制振荡器。

图4示意性示出了根据本公开实施例的用于可重构计算阵列的信号生成方法的电子设备的方框图。

如图4所示，根据本公开实施例的电子设备400包括处理器401，其可以根据存储在只读存储器(ROM)402中的程序或者从存储部分408加载到随机访问存储器(RAM)403中的程序而执行各种适当的动作和处理。处理器401例如可以包括通用微处理器(例如CPU)、指令集处理器和/或相关芯片组和/或专用微处理器(例如，专用集成电路(ASIC))等等。处理器401还可以包括用于缓存用途的板载存储器。处理器401可以包括用于执行根据本公开实施例的方法流程的不同动作的单一处理单元或者是多个处理单元。

在RAM 403中，存储有电子设备400操作所需的各种程序和数据。处理器401、ROM402以及RAM 403通过总线404彼此相连。处理器401通过执行ROM 402和/或RAM 403中的程序来执行根据本公开实施例的方法流程的各种操作。需要注意，所述程序也可以存储在除ROM 402和RAM 403以外的一个或多个存储器中。处理器401也可以通过执行存储在所述一个或多个存储器中的程序来执行根据本公开实施例的方法流程的各种操作。

根据本公开的实施例，电子设备400还可以包括输入/输出(I/O)接口405，输入/输出(I/O)接口405也连接至总线404。电子设备400还可以包括连接至I/O接口405的以下部件中的一项或多项：包括键盘、鼠标等的输入部分406；包括诸如阴极射线管(CRT)、液晶显示器(LCD)等以及扬声器等的输出部分407；包括硬盘等的存储部分408；以及包括诸如LAN卡、调制解调器等的网络接口卡的通信部分409。通信部分409经由诸如因特网的网络执行通信处理。驱动器410也根据需要连接至I/O接口405。可拆卸介质411，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器410上，以便于从其上读出的计算机程序根据需要被安装入存储部分408。

本公开还提供了一种计算机可读存储介质，该计算机可读存储介质可以是上述实施例中描述的设备/装置/系统中所包含的；也可以是单独存在，而未装配入该设备/装置/系统中。上述计算机可读存储介质承载有一个或者多个程序，当上述一个或者多个程序被执行时，实现根据本公开实施例的方法。

根据本公开的实施例，计算机可读存储介质可以是非易失性的计算机可读存储介质，例如可以包括但不限于：便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。例如，根据本公开的实施例，计算机可读存储介质可以包括上文描述的ROM 402和/或RAM 403和/或ROM 402和RAM 403以外的一个或多个存储器。

本公开的实施例还包括一种计算机程序产品，其包括计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。当计算机程序产品在计算机系统中运行时，该程序代码用于使计算机系统实现本公开实施例所提供的物品推荐方法。

在该计算机程序被处理器401执行时执行本公开实施例的系统/装置中限定的上述功能。根据本公开的实施例，上文描述的系统、装置、模块、单元等可以通过计算机程序模块来实现。

在一种实施例中，该计算机程序可以依托于光存储器件、磁存储器件等有形存储介质。在另一种实施例中，该计算机程序也可以在网络介质上以信号的形式进行传输、分发，并通过通信部分409被下载和安装，和/或从可拆卸介质411被安装。该计算机程序包含的程序代码可以用任何适当的网络介质传输，包括但不限于：无线、有线等等，或者上述的任意合适的组合。

在这样的实施例中，该计算机程序可以通过通信部分409从网络上被下载和安装，和/或从可拆卸介质411被安装。在该计算机程序被处理器401执行时，执行本公开实施例的系统中限定的上述功能。根据本公开的实施例，上文描述的系统、设备、装置、模块、单元等可以通过计算机程序模块来实现。

根据本公开的实施例，可以以一种或多种程序设计语言的任意组合来编写用于执行本公开实施例提供的计算机程序的程序代码，具体地，可以利用高级过程和/或面向对象的编程语言、和/或汇编/机器语言来实施这些计算程序。程序设计语言包括但不限于诸如Java，C++，python，“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。

附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。本公开的范围由所附权利要求及其等同物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种用于可重构计算阵列的数字控制振荡器，其特征在于，所述数字控制振荡器包括：

配置模块、Cordic运算阵列、输出控制模块和输出缓存模块；

所述配置模块，与所述Cordic运算阵列、所述输出控制模块和所述输出缓存模块相连，用于设置所述Cordic运算阵列的配置信息、所述输出控制模块的配置信息和所述输出缓存模块的配置信息；

所述Cordic运算阵列，与所述输出控制模块相连，用于根据所述Cordic运算阵列的配置信息，生成下变频信号，并将所述下变频信号发送给所述输出控制模块；

所述输出控制模块，与所述输出缓存模块相连，用于按照所述输出控制模块的配置信息输出所述下变频信号给所述输出缓存模块；

所述输出缓存模块，用于按照所述输出缓存模块的配置信息，基于所述下变频信号输出正交信号。

2.根据权利要求1所述的数字控制振荡器，其特征在于，所述Cordic运算阵列包括N列运算单元组，每列所述运算单元组用于输出一路下变频信号，N为大于0的整数；

其中，N列所述运算单元组可按列部分串联或全部串联。

3.根据权利要求2所述的数字控制振荡器，其特征在于，所述Cordic运算阵列的配置信息包括N列所述运算单元组的配置信息，每列所述运算单元组的配置信息均包括列使能信息、相位控制字信息和频率控制字信息；

所述列使能信息用于控制本列所述运算单元组处于工作状态或空闲状态；

所述相位控制字信息用于控制输出的所述下变频信号的初始相位；

所述频率控制字信息用于控制在串行输出的情况下输出的所述下变频信号的输出步长。

4.根据权利要求3所述的数字控制振荡器，其特征在于，所述Cordic运算阵列的配置信息还包括列配置控制信息；

每列所述运算单元组的列配置控制信息用于控制本列所述运算单元组的配置信息为前一列所述运算单元组的配置信息，或，所述配置模块设置的本列所述运算单元组的配置信息；

其中，在本列所述运算单元组与前一列所述运算单元组串联的情况下，每列所述运算单元组的列配置控制信息用于控制本列所述运算单元组的配置信息为前一列所述运算单元组的配置信息，在本列所述运算单元组没有与前一列所述运算单元组串联的情况下，每列所述运算单元组的列配置控制信息用于控制本列所述运算单元组的配置信息为所述配置模块设置的本列所述运算单元组的配置信息。

5.根据权利要求1所述的数字控制振荡器，其特征在于，所述输出控制模块的配置信息用于控制所述下变频信号采用串行输出或并行输出。

6.根据权利要求1所述的数字控制振荡器，其特征在于，所述输出缓存模块的配置信息用于在串行输出的情况下选择输出所述正交信号的所述输出缓存模块的第一目标端口；

所述输出缓存模块的配置信息还用于在并行输出的情况下控制所述下变频信号的缓存深度，以及，选择输出所述正交信号的所述输出缓存模块的第二目标端口。

7.根据权利要求6所述的数字控制振荡器，其特征在于，所述输出控制模块包括N个串行输出接口和一个计数器；

所述N个串行输出接口用于在串行输出的情况下，将所述下变频信号缓存到所述输出缓存模块的第一目标端口；

所述计数器用于在并行输出的情况下，控制所述输出缓存模块按照所述缓存深度，将所述下变频信号缓存到所述输出缓存模块的第二目标端口。

8.根据权利要求1所述的数字控制振荡器，其特征在于，所述输出缓存模块具体用于，按照所述输出缓存模块的配置信息，在串行输出的情况下将所述正交信号通过所述第一目标端口输出，在并行输出的情况下将所述正交信号通过所述第二目标端口输出。

9.一种用于可重构计算阵列的信号生成方法，其特征在于，包括：

设置Cordic运算阵列的配置信息、输出控制模块的配置信息和输出缓存模块的配置信息；

所述Cordic运算阵列根据所述Cordic运算阵列的配置信息，生成下变频信号，并将所述下变频信号发送给所述输出控制模块；

所述输出控制模块按照所述输出控制模块的配置信息输出所述下变频信号给所述输出缓存模块；

所述输出缓存模块按照所述输出缓存模块的配置信息，基于所述下变频信号输出正交信号。

10.一种电子设备，其特征在于，所述电子设备包括权利要求1至8任一项所述的用于可重构计算阵列的数字控制振荡器。

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