CN108054203A - 一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法 - Google Patents
一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法 Download PDFInfo
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- 239000000758 substrate Substances 0.000 title claims abstract description 69
- 239000012212 insulator Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 97
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 65
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 65
- 239000010703 silicon Substances 0.000 claims abstract description 65
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 48
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 25
- 229910006990 Si1-xGex Inorganic materials 0.000 claims description 42
- 229910007020 Si1−xGex Inorganic materials 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 34
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 230000008021 deposition Effects 0.000 claims description 29
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 22
- 238000002347 injection Methods 0.000 claims description 19
- 239000007924 injection Substances 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 17
- 239000004615 ingredient Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 8
- -1 phosphonium ion Chemical class 0.000 claims description 8
- 229910015900 BF3 Inorganic materials 0.000 claims description 7
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 claims description 7
- 230000033228 biological regulation Effects 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 241000790917 Dioxys <bee> Species 0.000 claims 1
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 230000005669 field effect Effects 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 19
- 239000000463 material Substances 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 230000005611 electricity Effects 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000026267 regulation of growth Effects 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000012995 silicone-based technology Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003796 beauty Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
Abstract
本发明公开了一种绝缘体上硅锗衬底的异质结双极晶体管，包括低掺杂单晶硅衬底层及设置在所述低掺杂单晶硅衬底层上的基区、发射区及集电区，所述低掺杂单晶硅衬底层上与所述基区、发射区及集电区之间设置有二氧化硅绝缘层，所述发射区包括重掺杂应变硅发射区层。本发明利用绝缘体衬底可以起到减小寄生电容、增强绝缘的作用，使双极晶体管达到的速度更快、频率更高，还可以与金属‑氧化物半导体场效应晶体管相结合，形成BiCMOS工艺，可广泛应用与集成电路的设计与制造中。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法。
背景技术
目前随着半导体器件截止频率的不断提升，使其越来越适合微波应用。起初的微波芯片都是用砷化镓(GaAs)等化合物工艺实现，但随着硅基半导体工艺的不断发展和成熟，以硅为基础的半导体工艺越来越适合低功率的高频微波集成电路，其在消费类电子领域也应用的越来越多，而我国在硅基微波芯片设计方面还处于初始发展期。
随着下一代5G通信的应用发展，无线数据传输量巨大，对无线传输速度和带宽提出了更高的要求，通信标准必须向高频段的微波甚至毫米波频谱拓展，这些给原本只有很窄市场空间的微波集成电路提供了巨大的发展机遇。目前微波集成电路采用的工艺主要有GaAs、SiGe BiCMOS(silicon-germanium bipolar and complementary metal-oxide-semiconductor，硅锗双极-互补金属氧化物半导体)、CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)和SOI(Silicon On Insulator，绝缘体上的硅技术)。传统GaAs器件的缺点是成本高、无法集成数字电路。目前，业界越来越多的公司都看重SiGe BiCMOS、CMOS和SOI的发展，并不断加大研发投入，这3种硅基工艺在成本、易于集成方面具有先天优势。
SGOI(SiGe on Insulator，绝缘体上的锗硅技术)是SOI工艺的特殊情况，二者最大的不同在于衬底，常规的SOI衬底在氧化层之上是体硅材料，而SGOI在氧化层之上采用的是弛豫的SiGe材料。并且SGOI绝缘和导热性又比较好，可以与GaAs工艺媲美，因此，可以利用这一特性，通过特殊器件设计方法，可以弥补其在击穿电压特性上的不足，从而也可以实现相对较高功率的电路。基于这些优点，世界上很多半导体公司在加大SGOI设计和工艺的投入，预计SGOI将会在今后成为小功率微波集成电路的主流工艺。
SiGe HBT(heterojunction bipolar transistor，异质结双极晶体管)在微波频段内具有比较优异的性能，并且能带可调，与硅基工艺完全兼容。因此，本发明提供了一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法，利用应变工程，可以提高器件的电性能，并使得SiGe器件能够获得优越的DC(direct current，直流)和RF(Radio Frequency，射频)性能。在SOI技术中，利用绝缘体衬底可以起到减小寄生电容、增强绝缘等作用。
申请人从工艺技术的角度考虑，设计了一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法，利用绝缘体衬底可以起到减小寄生电容、增强绝缘等作用，并且可以有效提高HBT器件的性能，实现更高速度、更高频的器件，SGOI SiGe HBT还可以与SGOI MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)两者相结合，形成BiCMOS(Bipolar CMOS)工艺，可广泛应用与集成电路的设计与制造中。
发明内容
本发明提出了一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法，利用绝缘体衬底可以起到减小寄生电容、增强绝缘的作用，使双极晶体管达到的速度更快、频率更高，还可以与金属-氧化物半导体场效应晶体管相结合，形成BiCMOS工艺，可广泛应用与集成电路的设计与制造中。
本发明采用了如下的技术方案：
一种绝缘体上硅锗衬底的异质结双极晶体管，包括低掺杂单晶硅衬底层及设置在所述低掺杂单晶硅衬底层上的基区、发射区及集电区，所述低掺杂单晶硅衬底层上与所述基区、发射区及集电区之间设置有二氧化硅绝缘层，所述发射区包括重掺杂应变硅发射区层。
SGOI是SOI工艺的特殊情况，二者最大的不同在于衬底，常规的SOI衬底在氧化层之上是体硅材料，而SGOI在氧化层之上采用的是弛豫的SiGe材料。并且SGOI绝缘和导热性比SOI绝缘更好，因此，在本发明中，利用绝缘体衬底可以起到减小寄生电容、增强绝缘等作用，并且，由于SiGe材料具有绝缘特性，使得SGOI结构兼有SOI技术和SiGe技术的优越性，能够改善MOS器件性能，对制造高性能、低功耗器件是非常理想的。
根据半导体器件物理理论，SiGe HBT的截止频率fT可写为：
其中gm为跨导，τB和τE分别为基区渡越时间和发射区渡越时间，τBC为BC结渡越时间，CEB和CBC为BE、BC结电容。以发射区为例，对SiGe HBT来说，τE还可写为：
SpE为发射区与多晶硅界面处的空穴复合速度，这与工艺和集电区弛豫Si1-yGey材料的Ge组分y有关；WE为发射区宽度，一般的HBT发射区宽度远远小于空穴的扩散长度；Vt为热电压。β是共发射极放大倍数，SiGe HBT的β一般都很大，而μpE为发射区的空穴扩散系数。在本发明中，发射区采用重掺杂应变硅发射区层，在空穴输运方向上就会产生压缩应变，以提高空穴的迁移率，同时重掺杂应变硅发射区层的双轴拉伸应力可以增大SpE，同时减小了发射极延迟时间τE，从而增大了截止频率fT。fT与fMAX的关系为
fmax为最高振荡频率，RB为基区电阻。应力作用于发射区和基区区，可进一步同时提高fT和fmax，增强器件的高频性能。另外，在HBT中发射区一般为高掺杂，以减少发射区电阻。在高掺杂时，应变的影响主要体现在价带的倾斜上，导带几乎不发生倾斜，不会影响电子的注入。
因此，本发明将SGOI结构与SiGe HBT两者相结合产生的绝缘体上硅锗衬底的异质结双极晶体管，可以有效提高HBT器件的性能，使其达到更高的速度及更高的频率，此外，还可以与SGOI MOSFET两者相结合，形成BiCMOS工艺，可广泛应用与集成电路的设计与制造中。
优选地，所述二氧化硅绝缘层之上由下至上依次包括重掺杂弛豫Si1-yGey亚集电区层、轻掺杂弛豫Si1-yGey集电区层、Si1-xGex基区薄层及重掺杂应变硅发射区层，x与y均为大于0且小0.3的自然数，且x≥y，其中：
所述轻掺杂弛豫Si1-yGey集电区层、所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层的面积由下至上逐渐减小，形成一个台面状结构；
所述台面状结构上设置有二氧化硅淀积层；
所述二氧化硅淀积层覆盖在所述重掺杂应变硅发射区层的部分上设置有与所述重掺杂应变硅发射区层相连通的发射区电极窗口，所述发射区电极窗口内填充有多晶硅，多晶硅表面设置有金属层形成第一金属引线；
所述二氧化硅淀积层覆盖在所述轻掺杂弛豫Si1-yGey集电区层的部分上设置有与所述轻掺杂弛豫Si1-yGey集电区层相连通的集电区电极窗口及基区电极窗口，所述集电区电极窗口内填充有多晶硅，多晶硅表面设置有金属层形成第二金属引线，所述集电区电极窗口内的多晶硅的下端面与所述重掺杂弛豫Si1-yGey亚集电区层之间的区域的成分与所述重掺杂弛豫Si1-yGey亚集电区层的成分相同，所述第三金属孔内填充有金属形成第三金属引线。
在本发明中，SiGe材料中的Ge组分y的值可任意调节，y的值一般在15％～20％。Si1-xGex基区薄层中，Ge的组分由Si1-xGex基区薄层中部到上下两端逐渐减小。
优选地，所述重掺杂弛豫Si1-yGey亚集电区层的厚度小于等于100nm。
通常重掺杂亚集电区的厚度越厚，其方块电阻就越小。但是，考虑到在BiCMOS集成的工艺中，过厚的亚集电区层会导致CMOS的源、漏极电容变化极小，不利于减小CMOS器件的延迟时间。同时，过厚的亚集电区也会使器件的自加热效应更加明显。另一方面，过薄的亚集电区的基区电阻很大，器件的频率性能受到很大影响，因此综合考虑，亚集电区层的厚度既不能过厚，也不能过薄，应折中设计，将亚集电区的厚度临界值设为100nm。
优选地，所述轻掺杂弛豫Si1-yGey集电区层的厚度大于所述重掺杂弛豫Si1-yGey亚集电区层的厚度。
集电区分为上下两层，即轻掺杂弛豫Si1-yGey集电区层与重掺杂弛豫Si1-yGey亚集电区层，并且轻掺杂弛豫Si1-yGey集电区层的厚度大于所述重掺杂弛豫Si1-yGey亚集电区层的厚度。器件处于正向放大条件下，集电结轻掺杂弛豫Si1-yGey集电区层一般处于全耗尽状态，并且耗尽宽度远大于亚集电区层的厚度，这样集电结的击穿电压值则完全取决于弛豫Si1-yGey集电区层的厚度。在全耗尽条件下，该层厚度越大，击穿电压就越高，反之，击穿电压就越低，不利于提高器件的可靠性，因此轻掺杂弛豫Si1-yGey集电区层的厚度需要大于所述重掺杂弛豫Si1-yGey亚集电区层的厚度。
优选地，重掺杂应变硅发射区层的厚度小于等于30nm，所述多晶硅的厚度大于等于100nm。
如果应变硅发射区层的厚度过大的话，根据应变能量平衡原理，该发射区层就会由应变过渡到弛豫状态，在应变硅层的上下表面处会形成位错和缺陷，该层所受到的应力会在位错和缺陷出释放变为弛豫状态，那么应变硅层所带来的高注入效率的优点就会丧失。根据理论计算，在衬底Ge组分为0.15时，应变硅层弛豫的临界厚度约为30nm，因此要保证重掺杂应变硅发射区层的厚度小于等于30nm。
优选地，所述轻掺杂弛豫Si1-yGey集电区层及所述Si1-xGex基区薄层之间设置有第一本征Si1-yGey阻挡层，所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层之间设置有第二本征Si1-yGey阻挡层。
为了抑制基区中掺杂原子向发射区以及集电区扩散所带来的负面效果，需要先在集电区之上淀积生长未经过掺杂的第一本征Si1-yGey阻挡层，在该阻挡层之上生长Si1-xGex基区薄层，为保证应变不发生弛豫，层厚度一般在～30nm，在基区薄层之上生长未经过掺杂的第二本征Si1-yGey阻挡层，两阻挡层的厚度均控制在2～5mm。
一种绝缘体上硅锗衬底的异质结双极晶体管的制造方法，本方法用于制造上述绝缘体上硅锗衬底的异质结双极晶体管，包括如下步骤：
在所述低掺杂单晶硅衬底层上生长所述二氧化硅绝缘层；
在所述二氧化硅绝缘层上生长所述基区、集电区及发射区。
优选地，本方法用于制造上述的绝缘体上硅锗衬底的异质结双极晶体管，包括如下步骤：
在所述二氧化硅绝缘层上由下至上依次生长所述重掺杂弛豫Si1-yGey亚集电区层、所述轻掺杂弛豫Si1-yGey集电区层、所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层；
将所述轻掺杂弛豫Si1-yGey集电区层、所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层刻蚀为面积由下至上逐渐减小的台面结构；
在所述台面结构的一侧的所述轻掺杂弛豫Si1-yGey集电区层上选择第一接触孔区域进行磷离子注入，使所述第一接触孔区域的成分与所述重掺杂弛豫Si1-yGey亚集电区层的成分相同，在所述台面结构的另一侧的所述轻掺杂弛豫Si1-yGey集电区层、所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层的斜面上选择第二接触孔区域进行氟化硼注入，使所述第二接触孔区域的成分与所述轻掺杂弛豫Si1-yGey集电区层的成分相同；
在所述台面结构及所述轻掺杂弛豫Si1-yGey集电区层的上表面淀积所述二氧化硅淀积层；
在所述二氧化硅淀积层对应所述第一接触孔区域的位置刻蚀所述发射区电极窗口，在所述台面结构顶端的所述二氧化硅淀积层处刻蚀所述集电区电极窗口；
在所述二氧化硅淀积层、所述发射区电极窗口及所述集电区电极窗口上淀积一层多晶硅；
刻蚀所述发射区电极窗口及所述集电区电极窗口上方区域以外的多晶硅；
刻蚀所述基区电极窗口；
在所述二氧化硅淀积层、所述多晶硅及所述基区电极窗口上溅射金属层；
刻蚀出所述第一金属引线、第二金属引线及第三金属引线。
优选地，所述轻掺杂弛豫Si1-yGey集电区层及所述Si1-xGex基区薄层之间设置有第一本征Si1-yGey阻挡层，所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层之间设置有第二本征Si1-yGey阻挡层本方法还包括如下步骤：
在所述轻掺杂弛豫Si1-yGey集电区层及所述Si1-xGex基区薄层之间生长第一本征Si1-yGey阻挡层；
在所述Si1-xGex基区薄层及所述重掺杂应变硅发射区层之间生长第二本征Si1-yGey阻挡层。
为了抑制基区中掺杂原子向发射区以及集电区扩散所带来的负面效果，需要先在集电区之上淀积生长未经过掺杂的第一本征Si1-yGey阻挡层，在该阻挡层之上生长Si1-xGex基区薄层，为保证应变不发生弛豫，层厚度一般在～30nm，在基区薄层之上生长未经过掺杂的第二本征Si1-yGey阻挡层，两阻挡层的厚度均控制在2～5mm。
优选地，在磷离子注入及氟化硼注入之后，对所述第一接触孔区域即所述第二接触孔区域进行退火。
离子注入后需要进行退火操作，退火温度控制在500摄氏度左右。
综上所述，本发明公开了一种绝缘体上硅锗衬底的异质结双极晶体管，包括低掺杂单晶硅衬底层及设置在所述低掺杂单晶硅衬底层上的基区、发射区及集电区，所述低掺杂单晶硅衬底层上与所述基区、发射区及集电区之间设置有二氧化硅绝缘层，所述发射区包括重掺杂应变硅发射区层。本发明利用绝缘体衬底可以起到减小寄生电容、增强绝缘的作用，使双极晶体管达到的速度更快、频率更高，还可以与金属-氧化物半导体场效应晶体管相结合，形成BiCMOS工艺，可广泛应用与集成电路的设计与制造中。
附图说明
为了使发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1为本发明公开的本发明公开了一种绝缘体上硅锗衬底的异质结双极晶体管的剖面结构示意图。
图2为本发明中Si1-xGex基区薄层的Ge组分示意图；
图3为在硅衬底上生长二氧化硅绝缘层后的剖面结构示意图；
图4为生长集电区层之后的剖面结构示意图；
图5为生长Si1-xGex基区薄层及本征Si1-yGey阻挡层后的剖面结构示意图；
图6为生长重掺杂应变硅发射区层后的剖面结构示意图；
图7为刻蚀台面结构之后的剖面结构示意图；
图8为注入磷离子及氟化硼之后的剖面结构示意图；
图9为淀积二氧化硅淀积层之后的剖面结构示意图；
图10为刻蚀出发射区电极窗口和集电区电极窗口的剖面结构示意图；
图11为淀积多晶硅之后的剖面结构示意图；
图12为刻蚀二氧化硅淀积层及多晶硅之后的剖面结构示意图；
图13为刻蚀出基区电极窗口之后的剖面结构示意图；
图14为溅射金属层之后的剖面结构示意图。
具体实施方式
下面结合附图对本发明作进一步的详细说明。
如图1所示，本发明公开了一种绝缘体上硅锗衬底的异质结双极晶体管，包括低掺杂单晶硅衬底层100及设置在低掺杂单晶硅衬底层100上的基区、发射区及集电区，低掺杂单晶硅衬底层100上与基区、发射区及集电区之间设置有二氧化硅绝缘层101，发射区包括重掺杂应变硅发射区层107。
SGOI是SOI工艺的特殊情况，二者最大的不同在于衬底，常规的SOI衬底在氧化层之上是体硅材料，而SGOI在氧化层之上采用的是弛豫的SiGe材料。并且SGOI绝缘和导热性比SOI绝缘更好，因此，在本发明中，利用绝缘体衬底可以起到减小寄生电容、增强绝缘等作用，并且，由于SiGe材料具有绝缘特性，使得SGOI结构兼有SOI技术和SiGe技术的优越性，能够改善MOS器件性能，对制造高性能、低功耗器件是非常理想的。
根据半导体器件物理理论，SiGe HBT的截止频率fT可写为：
其中gm为跨导，τB和τE分别为基区渡越时间和发射区渡越时间，τBC为BC结渡越时间，CEB和CBC为BE、BC结电容。以发射区为例，对SiGe HBT来说，τE还可写为：
SpE为发射区与多晶硅界面处的空穴复合速度，这与工艺和集电区弛豫Si1-yGey材料的Ge组分y有关；WE为发射区宽度，一般的HBT发射区宽度远远小于空穴的扩散长度；Vt为热电压。β是共发射极放大倍数，SiGe HBT的β一般都很大，而μpE为发射区的空穴扩散系数。在本发明中，发射区采用重掺杂应变硅发射区层107，在空穴输运方向上就会产生压缩应变，以提高空穴的迁移率，同时重掺杂应变硅发射区层107的双轴拉伸应力可以增大SpE，同时减小了发射极延迟时间τE，从而增大了截止频率fT。fT与fMAX的关系为
fmax为最高振荡频率，RB为基区电阻。应力作用于发射区和基区区，可进一步同时提高fT和fmax，增强器件的高频性能。另外，在HBT中发射区一般为高掺杂，以减少发射区电阻。在高掺杂时，应变的影响主要体现在价带的倾斜上，导带几乎不发生倾斜，不会影响电子的注入。
因此，本发明将SGOI结构与SiGe HBT两者相结合产生的绝缘体上硅锗衬底的异质结双极晶体管，可以有效提高HBT器件的性能，使其达到更高的速度及更高的频率，此外，还可以与SGOI MOSFET两者相结合，形成BiCMOS工艺，可广泛应用与集成电路的设计与制造中。
具体实施时，二氧化硅绝缘层101之上由下至上依次包括重掺杂弛豫Si1-yGey亚集电区层102、轻掺杂弛豫Si1-yGey集电区层103、Si1-xGex基区薄层105及重掺杂应变硅发射区层107，x与y均为大于0且小0.3的自然数，且x≥y，其中：
轻掺杂弛豫Si1-yGey集电区层103、Si1-xGex基区薄层105及重掺杂应变硅发射区层107的面积由下至上逐渐减小，形成一个台面状结构；
台面状结构上设置有二氧化硅淀积层110；
二氧化硅淀积层110覆盖在重掺杂应变硅发射区层107的部分上设置有与重掺杂应变硅发射区层107相连通的发射区电极窗口111，发射区电极窗口111内填充有多晶硅113，多晶硅113表面设置有金属层形成第一金属引线117；
二氧化硅淀积层110覆盖在轻掺杂弛豫Si1-yGey集电区层103的部分上设置有与轻掺杂弛豫Si1-yGey集电区层103相连通的集电区电极窗口112及基区电极窗口114，集电区电极窗口112内填充有多晶硅113，多晶硅113表面设置有金属层形成第二金属引线116，集电区电极窗口112内的多晶硅的下端面与重掺杂弛豫Si1-yGey亚集电区层102之间的区域的成分与重掺杂弛豫Si1-yGey亚集电区层102的成分相同，第三金属孔内填充有金属形成第三金属引线118。
在本发明中，SiGe材料中的Ge组分y的值可任意调节，y的值一般在15％～20％。如图2所示，纵坐标为Si1-xGex基区薄层105中Ge的组分，横坐标为厚度，W1为第一本征Si1-yGey阻挡层104的厚度，WBSi1-xGex基区薄层105的厚度，W2为第二本征Si1-yGey阻挡层106的厚度，Si1-xGex基区薄层105中，Ge的组分由Si1-xGex基区薄层105中部到上下两端逐渐减小。
具体实施时，重掺杂弛豫Si1-yGey亚集电区层102的厚度小于等于100nm。
通常重掺杂亚集电区的厚度越厚，其方块电阻就越小。但是，考虑到在BiCMOS集成的工艺中，过厚的亚集电区层会导致CMOS的源、漏极电容变化极小，不利于减小CMOS器件的延迟时间。同时，过厚的亚集电区也会使器件的自加热效应更加明显。另一方面，过薄的亚集电区的基区电阻很大，器件的频率性能受到很大影响，因此综合考虑，重掺杂弛豫Si1- yGey亚集电区层102的厚度既不能过厚，也不能过薄，应折中设计，将重掺杂弛豫Si1-yGey亚集电区层102的厚度临界值设为100nm。
具体实施时，轻掺杂弛豫Si1-yGey集电区层103的厚度大于重掺杂弛豫Si1-yGey亚集电区层102的厚度。
集电区分为上下两层，即轻掺杂弛豫Si1-yGey集电区层103与重掺杂弛豫Si1-yGey亚集电区层102，并且轻掺杂弛豫Si1-yGey集电区层103的厚度大于重掺杂弛豫Si1-yGey亚集电区层102的厚度。器件处于正向放大条件下，集电结轻掺杂弛豫Si1-yGey集电区层一般处于全耗尽状态，并且耗尽宽度远大于亚集电区层的厚度，这样集电结的击穿电压值则完全取决于弛豫Si1-yGey集电区层的厚度。在全耗尽条件下，该层厚度越大，击穿电压就越高，反之，击穿电压就越低，不利于提高器件的可靠性，因此轻掺杂弛豫Si1-yGey集电区层103的厚度需要大于重掺杂弛豫Si1-yGey亚集电区层102的厚度。
具体实施时，重掺杂应变硅发射区层107的厚度小于等于30nm，多晶硅113的厚度大于等于100nm。
如果重掺杂应变硅发射区层107的厚度过大的话，根据应变能量平衡原理，该发射区层就会由应变过渡到弛豫状态，在重掺杂应变硅发射区层107的上下表面处会形成位错和缺陷，该层所受到的应力会在位错和缺陷出释放变为弛豫状态，那么应变硅层所带来的高注入效率的优点就会丧失。根据理论计算，在衬底Ge组分为0.15时，重掺杂应变硅发射区层107弛豫的临界厚度约为30nm，因此要保证重掺杂应变硅发射区层107的厚度小于等于30nm。
具体实施时，轻掺杂弛豫Si1-yGey集电区层103及Si1-xGex基区薄层105之间设置有第一本征Si1-yGey阻挡层104，Si1-xGex基区薄层105及重掺杂应变硅发射区层107之间设置有第二本征Si1-yGey阻挡层106。
为了抑制基区中掺杂原子向发射区以及集电区扩散所带来的负面效果，需要先在集电区之上淀积生长未经过掺杂的第一本征Si1-yGey阻挡层104，在该阻挡层之上生长Si1- xGex基区薄层105，为保证应变不发生弛豫，层厚度一般在10～30nm，在基区薄层之上生长未经过掺杂的第二本征Si1-yGey阻挡层106，两阻挡层的厚度均控制在2～5mm。
本发明还公开了一种绝缘体上硅锗衬底的异质结双极晶体管的制造方法，本方法用于制造上述绝缘体上硅锗衬底的异质结双极晶体管，包括如下步骤：
在低掺杂单晶硅衬底层100上生长二氧化硅绝缘层101；
在二氧化硅绝缘层101上生长基区、集电区及发射区。
具体实施时，本方法用于制造上述的绝缘体上硅锗衬底的异质结双极晶体管，包括如下步骤：
在二氧化硅绝缘层101上由下至上依次生长重掺杂弛豫Si1-yGey亚集电区层102、轻掺杂弛豫Si1-yGey集电区层103、Si1-xGex基区薄层105及重掺杂应变硅发射区层107；
将轻掺杂弛豫Si1-yGey集电区层103、Si1-xGex基区薄层105及重掺杂应变硅发射区层107刻蚀为面积由下至上逐渐减小的台面结构；
在台面结构的一侧的轻掺杂弛豫Si1-yGey集电区层103上选择第一接触孔区域108进行磷离子注入，使第一接触孔区域108的成分与重掺杂弛豫Si1-yGey亚集电区层102的成分相同，在台面结构的另一侧的轻掺杂弛豫Si1-yGey集电区层103、Si1-xGex基区薄层105及重掺杂应变硅发射区层107的斜面上选择第二接触孔区域109进行氟化硼注入，使第二接触孔区域109的成分与轻掺杂弛豫Si1-yGey集电区层103的成分相同；
在台面结构及轻掺杂弛豫Si1-yGey集电区层103的上表面淀积二氧化硅淀积层110；
在二氧化硅淀积层110对应第一接触孔区域108的位置刻蚀发射区电极窗口111，在台面结构顶端的二氧化硅淀积层110处刻蚀集电区电极窗口112；
在二氧化硅淀积层110、发射区电极窗口111及集电区电极窗口112上淀积一层多晶硅113；
刻蚀发射区电极窗口111及集电区电极窗口112上方区域以外的多晶硅113；
刻蚀基区电极窗口114；
在二氧化硅淀积层110、多晶硅113及基区电极窗口114上溅射金属层115；
刻蚀出第一金属引线117、第二金属引线116及第三金属引线118。
具体实施时，轻掺杂弛豫Si1-yGey集电区层103及Si1-xGex基区薄层105之间设置有第一本征Si1-yGey阻挡层104，Si1-xGex基区薄层105及重掺杂应变硅发射区层107之间设置有第二本征Si1-yGey阻挡层106本方法还包括如下步骤：
在轻掺杂弛豫Si1-yGey集电区层103及Si1-xGex基区薄层105之间生长第一本征Si1- yGey阻挡层104；
在Si1-xGex基区薄层105及重掺杂应变硅发射区层107之间生长第二本征Si1-yGey阻挡层106。
为了抑制基区中掺杂原子向发射区以及集电区扩散所带来的负面效果，需要先在集电区之上淀积生长未经过掺杂的第一本征Si1-yGey阻挡层104，在该阻挡层之上生长Si1- xGex基区薄层105，为保证应变不发生弛豫，层厚度一般在10～30nm，在基区薄层之上生长未经过掺杂的第二本征Si1-yGey阻挡层106，两阻挡层的厚度均控制在2～5mm。
具体实施时，在磷离子注入及氟化硼注入之后，对第一接触孔区域108即第二接触孔区域109进行退火。
离子注入后需要进行退火操作，退火温度控制在500摄氏度左右。
下面对采用本发明公开的绝缘体上硅锗衬底的异质结双极晶体管的制造方法制造绝缘体上硅锗衬底的异质结双极晶体管进行举例说明：
选取(001)晶面单晶硅掺杂浓度为1×1015cm-3，厚度2000nm的P型硅为低掺杂单晶硅衬底层100。
在硅衬底上生长400nm的二氧化硅绝缘层101，如图3所示。
在二氧化硅绝缘层101上生长一层100nm，磷掺杂浓度为5×1019cm-3的弛豫Si1-yGey材料作为重掺杂弛豫Si1-yGey亚集电区层102，其中SiGe材料中的Ge组分y一般为均匀分布，可以设定为15％。重掺杂弛豫Si1-yGey亚集电区层102上面生长轻掺杂弛豫Si1-yGey集电区层103作为集电区，轻掺杂弛豫Si1-yGey集电区层103层厚度为200nm，磷掺杂浓度为5×1017cm-3，如图4所示。
为了抑制基区中硼原子向发射区以及集电区扩散所带来的负面效果，在轻掺杂弛豫Si1-yGey集电区层103之上继续淀积生长一层未掺杂的第一本征Si1-yGey阻挡层104，Ge组分y设定为15％，厚度为5nm。
第一本征Si1-yGey阻挡层104之上生长Si1-xGex基区薄层105，Si1-xGex基区薄层105层厚度为15nm，该层为重掺杂，硼掺杂浓度为2×1019cm-3，Ge组分含量x应不小于集电区Ge组分y。在Si1-xGex基区薄层105之上生长未经过掺杂的第二本征Si1-yGey阻挡层106，如图5所示。为了兼顾器件的厄尔利电压以及基区渡越时间的要求，这里x的分布形式为特定的梯形分布如图2所示。
第二本征Si1-yGey阻挡层106继续生长重掺杂应变硅发射区层107作为发射区的一部分，重掺杂应变硅发射区层107使用磷掺杂，掺杂浓度为1×1018cm-3，该层厚度30nm，如图6所示。
由于以上所有材料覆盖了整个层面，在以上各层材料淀积后，为了提高器件的击穿电压，需要进行台面刻蚀，并以此隔离发射区与基区、集电区的接触，使用等离子刻蚀，台面刻蚀角度为钝角，角度为120°，刻蚀之后的台面结构如图7所示。
在器件一侧确定集电极接触孔区域为第一接触孔区域108，在该区域进行磷离子注入，注入剂量为5×1015cm-2，注入能量为35keV。在器件另一侧第二接触孔区域109进行氟化硼(BF2)注入，剂量为1×1015cm-2，注入能量为20keV，如图8所示。离子注入后需要进行退火操作，退火温度控制在500摄氏度左右。
在整个器件的表面淀积二氧化硅淀积层110，该层厚度对器件特性无影响，取决于具体实现工艺，如图9所示。
确定发射区和集电区电极接触孔位置，在二氧化硅淀积层110刻蚀出发射区电极窗口111和集电区电极窗口112，如图10所示。
在整个器件的平面整体淀积一层多晶硅层113，如图11所示。多晶硅113层磷掺杂浓度为5×1019cm-3，多晶硅113的淀积厚度取200nm。
除发射区电极窗口111及集电区电极窗口112，刻蚀掉多余的多晶硅，最后刻蚀二氧化硅淀积层110，如图12所示。
确定外基区电极接触孔位置，在二氧化硅淀积层110刻蚀出基区电极窗口114，如图13所示。
在整个器件表面溅射金属铝，形成金属层115，如图14所示。之后刻蚀掉除基极、发射极、集电极以外的金属层，分别形成第一金属引线117、第二金属引线116及第三金属引线118，如图1所示。至此器件制作完成。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管通过参照本发明的优选实施例已经对本发明进行了描述，但本领域的普通技术人员应当理解，可以在形式上和细节上对其做出各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。
Claims (10)
1.一种绝缘体上硅锗衬底的异质结双极晶体管，包括低掺杂单晶硅衬底层(100)及设置在所述低掺杂单晶硅衬底层(100)上的基区、发射区及集电区，其特征在于，所述低掺杂单晶硅衬底层(100)上与所述基区、发射区及集电区之间设置有二氧化硅绝缘层(101)，所述发射区包括重掺杂应变硅发射区层(107)。
2.如权利要求1所述的绝缘体上硅锗衬底的异质结双极晶体管，其特征在于，所述二氧化硅绝缘层(101)之上由下至上依次包括重掺杂弛豫Si1-yGey亚集电区层(102)、轻掺杂弛豫Si1-yGey集电区层(103)、Si1-xGex基区薄层(105)及重掺杂应变硅发射区层(107)，x与y均为大于0且小0.3的自然数，且x≥y，其中：
所述轻掺杂弛豫Si1-yGey集电区层(103)、所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)的面积由下至上逐渐减小，形成一个台面状结构；
所述台面状结构上设置有二氧化硅淀积层(110)；
所述二氧化硅淀积层(110)覆盖在所述重掺杂应变硅发射区层(107)的部分上设置有与所述重掺杂应变硅发射区层(107)相连通的发射区电极窗口(111)，所述发射区电极窗口(111)内填充有多晶硅(113)，多晶硅(113)表面设置有金属层形成第一金属引线(117)；
所述二氧化硅淀积层(110)覆盖在所述轻掺杂弛豫Si1-yGey集电区层(103)的部分上设置有与所述轻掺杂弛豫Si1-yGey集电区层(103)相连通的集电区电极窗口(112)及基区电极窗口(114)，所述集电区电极窗口(112)内填充有多晶硅(113)，多晶硅(113)表面设置有金属层形成第二金属引线(116)，所述集电区电极窗口(112)内的多晶硅的下端面与所述重掺杂弛豫Si1-yGey亚集电区层(102)之间的区域的成分与所述重掺杂弛豫Si1-yGey亚集电区层(102)的成分相同，所述第三金属孔内填充有金属形成第三金属引线(118)。
3.如权利要求2所述的绝缘体上硅锗衬底的异质结双极晶体管，其特征在于，所述重掺杂弛豫Si1-yGey亚集电区层(102)的厚度小于等于100nm。
4.如权利要求2所述的绝缘体上硅锗衬底的异质结双极晶体管，其特征在于，所述轻掺杂弛豫Si1-yGey集电区层(103)的厚度大于所述重掺杂弛豫Si1-yGey亚集电区层(102)的厚度。
5.如权利要求2所述的绝缘体上硅锗衬底的异质结双极晶体管，其特征在于，重掺杂应变硅发射区层(107)的厚度小于等于30nm，所述多晶硅(113)的厚度大于等于100nm。
6.如权利要求2所述的绝缘体上硅锗衬底的异质结双极晶体管，其特征在于，所述轻掺杂弛豫Si1-yGey集电区层(103)及所述Si1-xGex基区薄层(105)之间设置有第一本征Si1-yGey阻挡层(104)，所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)之间设置有第二本征Si1-yGey阻挡层(106)。
7.一种绝缘体上硅锗衬底的异质结双极晶体管的制造方法，其特征在于，本方法用于制造如权利要求1-5任一项所述的绝缘体上硅锗衬底的异质结双极晶体管，包括如下步骤：
在所述低掺杂单晶硅衬底层(100)上生长所述二氧化硅绝缘层(101)；
在所述二氧化硅绝缘层(101)上生长所述基区、集电区及发射区。
8.如权利要求7所述的绝缘体上硅锗衬底的异质结双极晶体管的制造方法，其特征在于，包括如下步骤：
在所述二氧化硅绝缘层(101)上由下至上依次生长所述重掺杂弛豫Si1-yGey亚集电区层(102)、所述轻掺杂弛豫Si1-yGey集电区层(103)、所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)；
将所述轻掺杂弛豫Si1-yGey集电区层(103)、所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)刻蚀为面积由下至上逐渐减小的台面结构；
在所述台面结构的一侧的所述轻掺杂弛豫Si1-yGey集电区层(103)上选择第一接触孔区域(108)进行磷离子注入，使所述第一接触孔区域(108)的成分与所述重掺杂弛豫Si1-yGey亚集电区层(102)的成分相同，在所述台面结构的另一侧的所述轻掺杂弛豫Si1-yGey集电区层(103)、所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)的斜面上选择第二接触孔区域(109)进行氟化硼注入，使所述第二接触孔区域(109)的成分与所述轻掺杂弛豫Si1-yGey集电区层(103)的成分相同；
在所述台面结构及所述轻掺杂弛豫Si1-yGey集电区层(103)的上表面淀积所述二氧化硅淀积层(110)；
在所述二氧化硅淀积层(110)对应所述第一接触孔区域(108)的位置刻蚀所述发射区电极窗口(111)，在所述台面结构顶端的所述二氧化硅淀积层(110)处刻蚀所述集电区电极窗口(112)；
在所述二氧化硅淀积层(110)、所述发射区电极窗口(111)及所述集电区电极窗口(112)上淀积一层多晶硅(113)；
刻蚀所述发射区电极窗口(111)及所述集电区电极窗口(112)上方区域以外的多晶硅(113)；
刻蚀所述基区电极窗口(114)；
在所述二氧化硅淀积层(110)、所述多晶硅(113)及所述基区电极窗口(114)上溅射金属层(115)；
刻蚀出所述第一金属引线(117)、第二金属引线(116)及第三金属引线(118)。
9.如权利要求8所述的绝缘体上硅锗衬底的异质结双极晶体管的制造方法，其特征在于，所述轻掺杂弛豫Si1-yGey集电区层(103)及所述Si1-xGex基区薄层(105)之间设置有第一本征Si1-yGey阻挡层(104)，所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)之间设置有第二本征Si1-yGey阻挡层(106)本方法还包括如下步骤：
在所述轻掺杂弛豫Si1-yGey集电区层(103)及所述Si1-xGex基区薄层(105)之间生长第一本征Si1-yGey阻挡层(104)；
在所述Si1-xGex基区薄层(105)及所述重掺杂应变硅发射区层(107)之间生长第二本征Si1-yGey阻挡层(106)。
10.如权利要求8所述的绝缘体上硅锗衬底的异质结双极晶体管的制造方法，其特征在于，在磷离子注入及氟化硼注入之后，对所述第一接触孔区域(108)即所述第二接触孔区域(109)进行退火。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711409355.6A CN108054203B (zh) | 2017-12-22 | 2017-12-22 | 一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法 |
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| CN201711409355.6A CN108054203B (zh) | 2017-12-22 | 2017-12-22 | 一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法 |
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|---|---|
| CN108054203A true CN108054203A (zh) | 2018-05-18 |
| CN108054203B CN108054203B (zh) | 2020-01-10 |
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ID=62130507
Family Applications (1)
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| CN201711409355.6A Active CN108054203B (zh) | 2017-12-22 | 2017-12-22 | 一种绝缘体上硅锗衬底的异质结双极晶体管及其制造方法 |
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| CN (1) | CN108054203B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114335234A (zh) * | 2022-01-07 | 2022-04-12 | 重庆邮电大学 | 一种硅锗异质结光电晶体管及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153928A (ja) * | 1993-11-26 | 1995-06-16 | Toshiba Corp | 半導体基板およびその製造方法 |
| US20030155568A1 (en) * | 2000-08-16 | 2003-08-21 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
| CN106169498A (zh) * | 2016-07-30 | 2016-11-30 | 北京工业大学 | 高热稳定性超结应变Si/SiGe异质结双极晶体管 |
| CN107046058A (zh) * | 2017-04-13 | 2017-08-15 | 中国电子科技集团公司第二十四研究所 | 一种具有应变Si组合发射区的异质结双极晶体管及其制备方法 |
-
2017
- 2017-12-22 CN CN201711409355.6A patent/CN108054203B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153928A (ja) * | 1993-11-26 | 1995-06-16 | Toshiba Corp | 半導体基板およびその製造方法 |
| US20030155568A1 (en) * | 2000-08-16 | 2003-08-21 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
| CN106169498A (zh) * | 2016-07-30 | 2016-11-30 | 北京工业大学 | 高热稳定性超结应变Si/SiGe异质结双极晶体管 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114335234A (zh) * | 2022-01-07 | 2022-04-12 | 重庆邮电大学 | 一种硅锗异质结光电晶体管及其制造方法 |
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| Publication number | Publication date |
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