CN107959487A - 相位内插器以及相位内插信号产生方法 - Google Patents

相位内插器以及相位内插信号产生方法 Download PDF

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Abstract

本公开涉及一种相位内插器及相位内插信号产生方法。一种相位内插器包含一电流供应电路、一电流控制电路以及一信号产生电路，其中该电流供应电路是用以提供一电流；该电流控制电路是用以产生一控制信号至该电流供应电路以控制该电流的一电流值；而该信号产生电路包含一电容，且该信号产生电路通过该电容接收该电流以产生一相位内插信号，其中该相位内插信号的一相位是根据该电流值所改变。

Description

相位内插器以及相位内插信号产生方法
技术领域
本发明涉及一相位内插器以及一相位内插信号产生方法。
背景技术
传统的相位内插器由于使用差分负载的缘故通常会造成所产生的不同相位的时脉信号的均匀性不足而导致输出抖动(jitter)过大，另外，由于传统的相位内插器操作在不同频率时电流控制开关的导通时间差异很大，造成电路于不同频率段时可能有无法操作的情况。
发明内容
本发明的目的之一在于提供一种相位内插器以及一相位内插信号产生方法以解决上述问题。
根据本发明的一实施例，公开一种相位内插器，包含:一电流供应电路、一电流控制电路以及一信号产生电路，其中该电流供应电路是用以提供一电流；该电流控制电路是用以产生一控制信号至该电流供应电路以控制该电流的一电流值；而该信号产生电路包含一电容，且该信号产生电路通过该电容接收该电流以产生一相位内插信号，其中该相位内插信号的一相位是根据该电流值所改变。
根据本发明的一实施例，公开一种相位内插信号产生方法，包含:提供一电流；产生一控制信号以控制该电流的一电流值；以及通过一电容接收该电流以产生一相位内插信号，其中该相位内插信号的一相位是根据该电流值所改变。
附图说明
图1是根据本发明一实施例的相位内插器的示意图。
图2是根据图1所示的电流供应电路的示意图。
图3是根据图1所示的电流控制电路的示意图。
图4是根据图1所示的回授电路的示意图。
图5是根据本发明一实施例的信号波形图。
附图标记说明：
10 相位内插器
110 电流供应电路
120 电流控制电路
130 信号产生电路
140 回授电路
CS0-CS4 电流源
SW0-SW4 开关
I、I0-I4 电流
131 迟滞电路
131_1 反相施密特触发器
131_2、124_1-124_3、143 反相器
CTRL 控制信号
IN 输入信号
CLK 时脉信号
Ch 触发电压信号
Dch 放电信号
OUT 相位内插信号
P0-P5、P4_1、P4_2 P型场效晶体管
R 电阻
122_1-122_3、142 触发器
123 多工器
121 分频器
141 延迟电路
HIGH 逻辑高值
RST 重置信号
CLKdiv 分频后时脉信号
T0-T3 时间点
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的元件。所属领域中技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的「包含」是为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此是包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。
图1是根据本发明一实施例的相位内插器10的示意图，如图1所示，相位内插器10包含一电流供应电路110、一电流控制电路120、一信号产生电路130以及一回授电路140。电流供应电路110包含分别用以产生电流I0-I4的电流源CS0-CS4以及对应至电流源CS0-CS4的开关SW0-SW4，其中电流供应电路110通过电流控制电路120所产生的一组控制信号CTRL来分别控制开关SW0-SW4以控制流至信号产生电路130的电流I的电流值，明显地，由于电流供应电路110包含有5组电流源(即电流源CS0-CS4)以及所对应的开关(即开关SW0-SW4)，控制信号CTRL可为一5位元信号，亦即控制信号CTRL可表示为CTRL[0:4]，用以代表其包含的5个位元信号，然而，在此实施例中，电流供应电路110所包含的电流源以及开关数量仅为一范例说明，于其他实施例中，电流供应电路110可包含不同数量的电流源以及开关，本发明并不以此为限制。另外，于此实施例中，电流I1的电流值为电流I0的两倍，即I1＝2I0；电流I2的电流值为电流I0的四倍，即I1＝4I0；电流I3的电流值为电流I0的八倍，即I1＝8I0；电流I4的电流值为电流I0的十六倍，即I1＝16I0，然而此仅为一范例说明，本发明并不限定每一电流源所提供的电流值的大小。电流控制电路120是用以根据一输入信号IN以及一时脉信号CLK来产生控制信号CTRL至电流供应电路110以控制流入信号产生电路130的电流I的大小。信号产生电路130包含一电容C、一放电开关DSW以及一迟滞电路131，其中电容C是用以接收电流供应电路110所产生的电流I以产生一触发电压信号Ch至迟滞电路131。如图1所示，此实施例中的迟滞电路131包含一反相施密特触发器(Schmitt trigger)131_1以及一反向器131_2，且迟滞电路131根据触发电压信号Ch产生一相位内插信号OUT并将相位内插信号OUT传送至回授电路140，而回授电路140根据相位内插信号OUT产生一放电信号Dch至信号产生电路130的放电开关DSW以对电容C进行放电，关于产生相位内插信号OUT的操作将于后续段落中讨论。
参考图1，电流控制电路120的控制信号CTRL控制电流供应电路110中的开关SW0-SW4以决定流入信号产生电路130的电流I的大小，接着，电容C接收电流I后开始充电使触发电压信号Ch持续上升，当触发电压信号Ch大于反相施密特触发器131_1的一预设阈值时，将造成相位内插信号OUT的转态，接着，回授电路140根据相位内插信号OUT的转态产生放电信号Dch以对电容C进行放电使得触发电压信号Ch开始下降，当触发电压信号Ch小于反相施密特触发器131_1的另一预设阈值时，将造成相位内插信号OUT的再次转态以完成相位内插信号OUT的一小周期，于本发明中，流入信号产生电路130的电流I的大小决定了触发电压信号Ch大于反相施密特触发器131_1的该预设阈值的时间，换句话说，决定了相位内插信号OUT的相位，通过电流源稳定提供的电流对电容的充电，相位内插信号OUT的均匀性大幅提高，抖动将大幅减少。
图2是根据图1所示的电流供应电路110的示意图，在此实施例中，使用多个电流镜来实现电流源CS0-CS4，如图2所示，电流供应电路110包含多个P型场效晶体管P0-P5，其中场效晶体管P5与P0构成电流源CS0，场效晶体管P5与P1构成电流源CS1，场效晶体管P5与P2构成电流源CS2，场效晶体管P5与P3构成电流源CS3，以及场效晶体管P5与P4构成电流源CS4，本领域具通常知识者应能轻易理解通过改变场效晶体管P0-P4的尺寸可轻易实现不同的电流值I0-I4。在此实施例中，同样使用多个场效晶体管来实现开关SW0-SW4，其中以开关SW4为例，如图2所示，开关SW4包含一场效晶体管P4_1以自电流控制电路120接收控制信号CTRL[0:4]中的第5位元值来控制开关SW4，同样地，开关SW0-SW3分别包含场效晶体管P0_1-P3_1以分别自电流控制电路120接收控制信号CTRL[0:4]中的第1-4位元值来分别控制开关SW0-3，为求图示简洁，图2省略其余开关的标示。如图2所示，开关SW4可选择性地另包含一场效晶体管P4_2，其用以接收控制信号CTRL[0:4]的反向信号，亦即，当控制信号CTRL[4:0]控制开关SW4中的场效晶体管P4_1为关闭时，场效晶体管P4_2应同时为开启，同样地，开关SW0-SW3可分别选择性地包含场效晶体管P0_2-P3_2以分别自电流控制电路120接收控制信号CTRL[0:4]的反向信号。举例来说，当控制信号CTRL[0:4]控制开关SW0、SW2、SW4中的场效晶体管P0_1、P2_1、P4_1为关闭时，此时电流I应包含电流I0、I2以及I4的电流值，而此时开关SW1、SW3接收CTRL[0:4]的反向信号使得场效晶体管P1_2、P3_2为关闭，因此电流I1与I3将流入电流供应电路110的一电阻R。需注意的是，本实施例仅为一范例说明，本发明并不限制电流源以及开关的实现方式，本领域具通常知识者应能轻易理解其他关于电流源以及开关的实现方式。
图3是根据图1所示的电流控制电路120的示意图，如图3所示，电流控制电路120包含一分频器121、触发器122_1-122_3、一多工器123以及反向器124_1-124_3，其中分频器121接收时脉信号CLK以产生一分频后时脉信号CLKdiv并传送至后端以驱动触发器122_1、122_2以及多工器123，触发器122_1接收一逻辑高值(即逻辑值1，在图3中以HIGH标示)，并根据分频后时脉信号CLKdiv传送至多工器123的一输入，而触发器122_2通过反向器124_1接收输入信号IN的反向信号，并根据分频后时脉信号CLKdiv传送至多工器123的另一输入，明显地，由于本发明以5位元作为范例说明，因此输入信号IN同样具有5位元并以输入信号IN[0:4]表示；多工器123根据分频后时脉信号CLKdiv的值来选择性地输出逻辑高值HIGH或输入信号IN[4:0]至触发器122_3，若多工器123输出输入信号IN[0:4]至触发器122_3，则反向器124_2将输入信号IN[0:4]作为控制信号CTRL[0:4]传送至开关SW0-SW4，且如同图2实施例所述，反向器124_3将根据输出控制信号CTRL[0:4]来产生其反向信号CTRL’[0:4]至开关SW0-SW4；触发器122_1-122_3皆包含有一输入端点(图示中的D端点)、一输出端点(图示中的Q端点)以及一时脉信号端点(图示中的CP端点)，另外，触发器122_1、122_3另于一重置端点(图示中的R端点)接收一重置信号RST以重置其操作状态，本领域具通常知识者应能轻易理解图示中触发器的各端点名称及其功用，关于各信号的时序关系将于图5的实施例中说明。
图4是根据图1所示的回授电路140的示意图，如图4所示，回授电路140包含一延迟电路141、一触发器142以及一反向器143，其中延迟电路141接收相位内插信号OUT以产生重置信号RST，而触发器142根据分频后时脉信号CLKdiv接收逻辑高值HIGH并传送至反向器143以输出放电信号DCh，并且根据重置信号RST重置其操作状态。需注意的是，于此实施例中，延迟电路141可由多个缓冲器所实现，然而此仅为一范例说明，本发明并不限制延迟电路141的实现方式，实作上，延迟电路141所延迟的时间取决于设计需要。
图5是根据本发明一实施例的信号波形图，如图5所示，本实施例仅以输入信号IN中的两个位元值为例，即IN<0>及IN<1>，并且在一个操作阶段时，实时间点T0，输入信号IN<0>与IN<1>的值分别为1和0，接着，同时参考第1-4图，分频器121对时脉信号CLK进行分频操作，所产生的分频后时脉信号CLKdiv于逻辑高值(即逻辑值1)的时间为时脉信号CLK的一个周期，并且分频后时脉信号CLKdiv分别输入触发器122_1、122_2以及多工器123，于时间点T0时，多工器123选择触发器122_2的输入(即输入信号IN的反向信号)，并传送至触发器122_3；于时间点T1时，触发器122_3将输入信号IN的反向信号传送至反向器124_1以产生控制信号CTRL，由于反向器124_2的缘故，此时控制信号CTRL<0>与CTRL<1>的值分别为1和0，并传送至电流供应电路的开关SW0与SW1使得开关SW0开启而开关SW1为关闭，此时，流入电容C的电流I的值为电流源CS1所产生的电流2I0，电容C根据电流I进行充电使得触发电压信号Ch持续上升，并且同时(时间点T1)，多工器123选择触发器122_1的输入，并将逻辑高值HIGH传送至触发器122_3；当时间点T2时，触发器122_3将逻辑高值HIGH传送至反向器124_2以产生控制信号CTRL，由于反向器124_2的缘故，此时控制信号CTRL<0>与CTRL<1>的值皆为0，并传送至电流供应电路的开关SW0与SW1使得开关SW0与SW1皆关闭，此时，流入电容C的电流I的值为电流源CS0和CS1所产生的电流I0+2I0；当时间点T3时，触发电压信号Ch大于反相施密特触发器131_1的该预设阈值，使得相位内插信号OUT转态，此时，回授电路140根据相位内插信号OUT的转态产生重置信号RST并重置触发器142使得放电开关DSW根据放电信号Dch对电容C进行放电，而触发电压信号Ch开始下降，当触发电压信号Ch低于反相施密特触发器131_1的该另一预设阈值时，相位内插信号OUT再次转态，并完成相位内插信号的一次操作。根据上述描述以及图5可知，由于输入信号IN决定电流I的大小，等同于决定了相位内插信号OUT的转态，亦即相位内插信号的相位，而通过电流源对电容C的充电及以及逻辑闸控制电容C的放电，使得相位内插信号OUT的均匀性大幅增加，相位内插信号OUT的抖动可大幅减少。
上述操作可另外以数学式来表示，再次参考图5，当时间点T1时，对电容C的充电电流为(31-n)*I0，n代表输入信号IN的值，当时间点T2时，由于所有开关为关闭，因此对电容C的充电电流为31I0，而从时间点T1至反相施密特触发器131_1达到该预设阈值时(实时间点T3)的电荷量可以下列公式表示:
(31-n)*I0*T+31*I0*(Tn-T)＝Vth*C
其中T为时脉信号CLK的周期，Vth为反相施密特触发器131_1的该预设阈值，Tn为输入信号IN为n时，相位内插信号OUT的输出延迟，而由于相临两次充电过程电容C、预设阈值Vth、电流值I0、周期T皆相同，因此可得到下列公式:
Tn＝T0+(n/31)*T
由上述公式可知，每当输入信号IN的值n增加1，则相位内插器10的输出会增加T/31的延迟量。
简单归纳本发明，本发明公开一种相位内插器，其利用电流源对纯电容负载进行充电来实现不同相位的输出时脉信号，通过检测相位内插器的相位内插信号来自动地调整需要的充电时间以适应各种频率输入范围，通过此方法所实现的相位内插器可大幅增加均匀性并大幅减少相位内插信号的抖动。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种相位内插器，包含:
一电流供应电路，用以提供一电流；
一电流控制电路，用以产生一控制信号至该电流供应电路以控制该电流的一电流值；以及
一信号产生电路，包含一电容，其中该信号产生电路通过该电容接收该电流以产生一相位内插信号，其中该相位内插信号的一相位是根据该电流值所改变。
2.如权利要求1所述的相位内插器，另包含:
一回授电路，用以根据该相位内插信号产生一放电信号至一开关以对该电容进行放电。
3.如权利要求2所述的相位内插器，其中该信号产生电路另包含一迟滞电路，该信号产生电路通过该电容接收该电流以产生该相位内插信号的步骤包含:
通过该电容接收该电流以产生一触发电压信号至该迟滞电路，且该迟滞电路根据该触发电压信号产生该相位内插信号。
4.如权利要求3所述的相位内插器，其中当该触发电压信号大于一预设阈值时，该相位内插信号转态且该回授电路产生该放电信号至该开关对该电容进行放电以降低该触发电压信号。
5.如权利要求3所述的相位内插器，其中该迟滞电路包含一施密特触发器或迟滞比较器。
6.如权利要求2所述的相位内插器，其中该回授电路另包含:
一延迟电路，用以接收并延迟该相位内插信号并产生一延迟后信号；以及
一触发器，根据该延迟后信号以产生该放电信号至该开关以对该电容进行放电。
7.如权利要求1所述的相位内插器，其中该电流供应电路包含:
至少一电流源；以及
至少一充电开关，耦接至该至少一电流源；
其中该电流供应电路根据该控制信号来控制该至少一充电开关以控制该电容所接收的该电流。
8.如权利要求1所述的相位内插器，其中该电流控制电路另包含:
至少一触发器，用以接收一时脉信号以及一输入信号，其中该控制信号是根据该输入信号以及该时脉信号所产生。
9.一种相位内插信号产生方法，包含:
提供一电流；
产生一控制信号以控制该电流的一电流值；以及
通过一电容接收该电流以产生一相位内插信号，该相位内插信号的一相位是根据该电流值所改变。
10.如权利要求9所述的方法，另包含:
根据该相位内插信号产生一放电信号至一开关以对该电容进行放电。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6819219B2 (ja) * 2016-10-28 2021-01-27 富士通株式会社 クロック再生回路，半導体集積回路装置およびｒｆタグ

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009534A (en) * 1998-06-01 1999-12-28 Texas Instruments Incorporated Fractional phase interpolation of ring oscillator for high resolution pre-compensation
US20030048863A1 (en) * 2001-09-10 2003-03-13 Nec Corporation Clock control method, frequency dividing circuit and PLL circuit
CN101145779A (zh) * 2006-09-12 2008-03-19 盛群半导体股份有限公司 延迟锁定回路及相角产生器
CN101513003A (zh) * 2006-06-28 2009-08-19 Nxp股份有限公司 用于极性发射机的相位至频率转换
US8063686B1 (en) * 2008-06-27 2011-11-22 Cadence Design Systems, Inc. Phase interpolator circuit with two phase capacitor charging
US20130207708A1 (en) * 2012-02-10 2013-08-15 International Business Machines Corporation High-resolution phase interpolators
CN103297004A (zh) * 2012-02-15 2013-09-11 株式会社巨晶片 相位插值器
US20140146932A1 (en) * 2011-12-21 2014-05-29 Hongjiang Song Low power digital phase interpolator
CN104135251A (zh) * 2013-04-30 2014-11-05 英特尔移动通信有限责任公司 相位插值器
CN105830434A (zh) * 2013-11-27 2016-08-03 索尼公司 具有基于相位插值器的多相位时钟生成单元的a/d转换装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8081024B1 (en) * 2009-12-17 2011-12-20 Cadence Design Systems, Inc. CMOS phase interpolation system
WO2011148467A1 (ja) * 2010-05-25 2011-12-01 富士通株式会社 位相補間器、受信回路及び情報処理装置
CN103036537B (zh) * 2011-10-09 2016-02-17 瑞昱半导体股份有限公司 相位内插器、多相位内插装置及内插时钟的产生方法
US9160345B1 (en) * 2014-09-04 2015-10-13 Inphi Corporation Phase interpolator
US9876489B1 (en) * 2016-09-07 2018-01-23 Xilinx, Inc. Method of implementing a differential integrating phase interpolator

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009534A (en) * 1998-06-01 1999-12-28 Texas Instruments Incorporated Fractional phase interpolation of ring oscillator for high resolution pre-compensation
US20030048863A1 (en) * 2001-09-10 2003-03-13 Nec Corporation Clock control method, frequency dividing circuit and PLL circuit
CN101513003A (zh) * 2006-06-28 2009-08-19 Nxp股份有限公司 用于极性发射机的相位至频率转换
CN101145779A (zh) * 2006-09-12 2008-03-19 盛群半导体股份有限公司 延迟锁定回路及相角产生器
US8063686B1 (en) * 2008-06-27 2011-11-22 Cadence Design Systems, Inc. Phase interpolator circuit with two phase capacitor charging
US20140146932A1 (en) * 2011-12-21 2014-05-29 Hongjiang Song Low power digital phase interpolator
US20130207708A1 (en) * 2012-02-10 2013-08-15 International Business Machines Corporation High-resolution phase interpolators
CN103297004A (zh) * 2012-02-15 2013-09-11 株式会社巨晶片 相位插值器
CN104135251A (zh) * 2013-04-30 2014-11-05 英特尔移动通信有限责任公司 相位插值器
CN105830434A (zh) * 2013-11-27 2016-08-03 索尼公司 具有基于相位插值器的多相位时钟生成单元的a/d转换装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SHYH-JYE JOU: "Multiplierless multirate decimator/interpolator module generator", 《PROCEEDINGS OF 2004 IEEE ASIA-PACIFIC CONFERENCE ON ADVANCED SYSTEM INTEGRATED CIRCUITS》 *
陈晓飞等: "高速低压模拟相位内插器的设计", 《华中科技大学学报(自然科学版)》 *

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