CN107958686B - 3d nand闪存的存储器系统及其操作方法 - Google Patents

Abstract

本发明涉及一种存储器系统的设备及其操作方法，其中存储器系统的设备包括：存储块，每个存储块包括串，每个串具有闪存单元及其上的选择栅，其中在每个存储块中的具有相同索引号的串的每个的选择栅彼此连接，在每个存储块中，串被划分成组，每个组包括至少一个串，并且每个组具有其自身的读取计数管理。

Description

3D NAND闪存的存储器系统及其操作方法

相关申请的交叉引用

本申请要求于2016年10月17日提交的申请号为62/409,222，题为“3D NAND闪速存储器中具有最小交叉串读取干扰的电路及编程方案(CIRCUITS AND PROGRAM SCHEMESWITH MINIMIZED CROSS-STRING READ DISTURB IN 3D NAND FLASH MEMORY)”的美国临时专利申请的优先权，其通过引用并入本文以用于所有目的。

技术领域

本发明的示例性实施例涉及一种半导体存储器存储系统的设备，更特别地，涉及NAND性能增强及其操作方法。

背景技术

计算机环境范例已经变为可在任何时间和任何地点使用的普适计算系统。由于这个事实，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。因此，诸如存储器系统的数字数据存储器的可靠性和性能至关重要。

使用存储器装置的数据存储装置因其不具有移动部件而提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

SSD可以包括各种闪速存储器部件。闪速存储器部件的两种主要类型以NAND和NOR逻辑门命名。单个闪速存储器单元展现出与相应的门类似的内部特性。NAND型闪速存储器可以以通常比整个装置小得多的块(或页面)来写入和读取。NAND型主要在存储卡、USB闪存驱动器、固态驱动器和类似产品中操作以用于数据的一般存储和传输。

高的性能和可靠性始终是任何存储解决方案非常重要的部分。减少磁盘的错误特别重要。

因此，仍然需要一种减小了错误的半导体存储器系统及其操作方法。鉴于对提高性能和可靠性的需求不断增加，找到这些问题的答案也越发关键。虽然一直在寻求这些问题的解决方案，但是先前的研究没有教导或提出任何解决方案，因此长期以来，这些问题的解决方案一直困惑着本领域的技术人员。

发明内容

本公开的实施例涉及一种能够提高存储器系统的性能和可靠性的半导体存储器系统及其操作方法。

根据本公开的实施例，提供了一种存储器系统的设备，其包括：存储块，每个存储块包括串，每个串具有闪存单元及其上的选择栅，其中在每个存储块中的具有相同索引号的串的每个的选择栅彼此连接，在每个存储块中，串被划分成组，每个组包括至少一个串，并且每个组具有其自身的读取计数管理。

根据本公开的实施例，提供了一种存储器系统的操作方法，其包括：排列存储块，每个存储块包括串，每个串具有闪存单元及其上的选择栅；将每个存储块中的具有相同索引号的串的每个的选择栅彼此连接；在每个存储块中，将串划分成组，每个组包括至少一个串；对闪存单元进行编程；以及对每个组执行读取计数管理。

附图说明

图1是示意性说明根据本发明的实施例的3D半导体存储器系统的简图。

图2是示意性说明根据本发明的实施例的半导体存储器系统的升压通道的简图。

图3是示意性说明根据本发明的实施例的半导体存储器系统的升压通道的简图。

图4是说明根据本发明的实施例的半导体存储器系统的升压通道和接地通道的读取干扰比较的简图。

图5是说明根据本发明的实施例的半导体存储器系统的升压通道和接地通道的读取干扰比较的简图。

图6A是示意性说明根据本发明的实施例的半导体存储器系统的电路和编程方案的简图。

图6B是示意性说明根据本发明的实施例的半导体存储器系统的电路和编程方案的简图。

图6C是示意性说明根据本发明的实施例的半导体存储器系统的电路和编程方案的简图。

图7是说明根据本发明的实施例的半导体存储器系统的读取操作时序和偏置电压的简图。

图8A和图8B是示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。

图9A是示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。

图9B是示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。

图9C是示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。

图10是说明根据本发明的实施例的存储器系统的操作方法的流程图。

具体实施方式

下面将参照附图更详细地描述各个实施例。然而，本发明可以不同的形式实施，并不应被解释为限于本文所阐述的实施例。相反地，提供这些实施例以便使本公开彻底且完整，并且将本发明的范围全面地传达给本领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。

本发明可以多种方式实施，包括作为进程；设备；系统；物质的组成；体现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于执行存储在联接到处理器的存储器上的指令和/或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施例或本发明可能采取的任何其他形式可被称为技术。通常，所公开的进程的步骤的顺序可在本发明的范围内进行改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被实施为暂时适于在给定时间执行任务的一般部件或被制造为执行任务的特定部件。如本文所使用的，术语“处理器”指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理核。

下面提供了本发明的一个或多个实施例的详细描述以及说明本发明的原理的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限制，并且本发明包括许多替代方案、修改和等同物。为了提供对本发明的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节，并且可在没有一些或所有这些具体细节的情况下根据权利要求实现本发明。为了清楚的目的，没有详细描述与本发明相关的技术领域中公知的技术内容，以免不必要地模糊本发明。

现参照图1，这里示出了示意性说明根据本发明的实施例的3D半导体存储器系统的简图。在图1所示的示例中，3D NAND闪速存储器系统100可以是包括48个层和4个串的电路结构，其中串可以是闪存单元的垂直链，并且层可以是闪存单元的水平组。

3D NAND闪速存储器系统100的逻辑字线(WL)102的数量可以是48×4，并且从0到191进行排列和索引。逻辑WL的每一个可包含分别对应于单层单元(SLC)、多层单元(MLC)和三层单元(TLC)的1、2或3个逻辑页面。在直的垂直通道3D NAND中，相同物理层104中的逻辑WL可共享相同的控制门。在U形的垂直通道3D NAND中，相同物理层104中的物理WL具有交互式结构(interdigitated structure)。这样，如图1所示，逻辑WL0和逻辑WL2可共享相同的控制门，同时逻辑WL1和逻辑WL3可共享另一控制门。如图1所示，用于对块或存储块进行编程的常规编程序列可以顺序地从逻辑WL0开始并在WL191处结束。

在读取操作期间，一组读取参考电压可被施加到所选择的逻辑WL。通过电压Vpass可被施加到其他未选择的逻辑WL。Vpass可以比未选择的逻辑WL上的任何闪存单元的阈值电压Vt都高，使得未选择的逻辑WL上的所有闪存单元都被接通。然而，较高的Vpass可能使未选择的逻辑WL上的闪存单元具有在浮动栅极情况下的浮动栅极和基板之间的或者在电荷俘获装置的氧化物-氮化物-氧化物(ONO)层内的较高的电场。较高的电场可能导致闪存单元稍后被弱化地编程，特别是对于被读取多次之后处于擦除状态的闪存单元，从而导致读取干扰(RD)的情况。在擦除状态下的阈值电压Vt分布可以向上移动作为其右尾。

现参照图2，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的升压通道的简图。如图2所示，所提出的电路结构可以在读取操作期间使用升压通道，以减少对2D NAND中未选择的逻辑WL上的闪存单元的读取干扰。在本发明的这个实施例中，2DNAND块可以被划分成左半块202和右半块204，并且每一个半块可以具有其自身的源极侧选择栅208和漏极侧选择栅206。当读取左半块202上的半个页面时，选择栅漏极左(SGDL)栅极和选择栅源极左(SGSL)栅极两者可以接通，而右半块204上的半个页面上的选择栅漏极右(SGDR)栅极和选择栅源极右(SGSR)栅极两者被断开，使得右半块204上的所有通道可以被升压，并且可以将对右半块204的读取干扰最小化。然而，因为实际上在2D NAND中的块中，所有位线(BL)共享相同的源极侧选择栅和漏极侧选择栅，所以所提出的结构很难在2DNAND中使用。

2D NAND和3D NAND之间的直接比较发现，当每个串具有其自身的源极侧选择栅和漏极侧选择栅时，图1中的3D NAND的垂直串片106可以等同于图2中的2D NAND的单个块。基于比较，本发明的实施例提供了3D NAND闪速存储器中具有最小化的交叉串读取干扰的新的电路结构和编程方案以及具体应用。

现参照图3，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的升压通道的图。在图3中，示出了图1的包括4个串的物理层104。在该示例中，3D NAND闪速存储器具有四个串302，四个串302中的每一个具有彼此垂直链接的多个闪存单元304。str0和str1可以形成共享相同SSL0的组，同时str2和str3可以形成共享相同SSL1的另一组。当读取str0中的逻辑WL 306或str1中的逻辑WL 306中的一个时，因为SSL0与SSL1分离，并且str2和str3可能被升压，所以str2和str3可能不会受到读取干扰。当读取str0或str1的闪存单元304时，str2和str3的DSL和SSL都断开，导致str2和str3的通道处于浮动状态，例如既不连接到地面也不连接到第一偏置电压Vb1。即使当向str2和str3中的闪存单元304的WL306施加较高的Vpass电压时，栅极和通道之间的耦合电容可能导致str2和str3的通道电压快速增加，使得通道升压。在这种情况下，str2和str3可能不受到str0和str1上的读取操作的干扰。

现参照图4，这里示出了根据本发明的实施例的半导体存储器系统的升压通道和接地通道的读取干扰比较的简图。图4所示的实验结果，使得编程有随机数据的整个块与str0和str1上的选择的页面被重复地读取。通过比较str0和str1上被编程的逻辑WL与str2和str3上被编程的逻辑WL，str0和str1上通道被接地的闪存单元可能会受到严重的读取干扰。然而，str2和str3上通道被升压的闪存单元的读取干扰可能是最小的。

如图4所示，示出了在接地通道和升压通道的情况下的读取干扰曲线。曲线402示出了具有接地通道的受到读取干扰的闪存单元的数量，而曲线404示出了具有升压通道的受到读取干扰的闪存单元的数量。在阈值电压范围上，特别是当阈值电压较低时，对读取干扰后的编程字线，表示接地通道读取干扰的曲线402通常高于表示升压通道读取干扰的曲线404。

现参照图5，这里示出了说明根据本发明的实施例的半导体存储器系统的升压通道和接地通道的读取干扰比较的简图。图5所示的实验结果，使得部分地编程有随机数据的块和str0或str1中的选择的页面被重复地读取。通过比较str0和str1上的未编程逻辑WL与str2和str3上的未编程逻辑WL，str0和str1上的擦除闪存单元可能由于阈值Vt分布中的非常高的右尾而遭受严重的读取干扰。然而，对str2和str3中的擦除闪存单元的读取干扰可能是最小的。

如图5所示，示出了在接地通道和升压通道的情况下的读取干扰曲线。曲线502示出了具有接地通道的受到读取干扰的闪存单元的数量，而曲线504示出了具有升压通道的受到读取干扰的闪存单元的数量。在阈值电压范围上，特别是当阈值电压较低时，对读取干扰后的未编程字线，表示接地通道读取干扰的曲线502通常高于表示升压通道读取干扰的曲线504。

已经发现，对于已编程字线和未编程字线，在升压通道情况下的读取干扰比在接地通道情况下的读取干扰具有显著改进。

现参照图6A，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的电路和编程方案的简图。图6A中的电路图构成了3DNAND，例如图1所示的具有48个层和4个串的3D NAND。在图6A中，4个串中的每个串可以具有其自身的诸如SSL0、SSL1、SSL2和SSL3的源极侧选择栅，以及其自身的诸如DSL0、DSL1、DSL2和DSL3的漏极侧选择栅。源极侧选择栅的每一个可以具有其自身的诸如SL0、SL1、SL2和SL3的源极。

在本发明的实施例中，4个串中的每一个可能不彼此共享源极侧选择栅或源极。如图6A所示，用于编程图6A中的电路结构的方案可垂直地从第一串str0上的源极侧层处的逻辑WL0开始，并顺序地在最后串str3上的漏极侧层处的逻辑WL191处结束。SSL0、SSL1、SSL2和SSL3可利用不同的值编程，使得每个串的闪存单元可具有接地通道或升压通道。

现参照图6B，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的电路和编程方案的简图。图6B中的电路图构成了3DNAND，例如图1所示的具有48个层和4个串的3D NAND。在图6B中，电路结构可以将串划分成不同的组，诸如包括左组604和右组606的两个组。每个串可具有其自身的漏极侧选择栅，诸如DSL0、DSL1、DSL2和DSL3。然而，如图6B所示，每个组中的源极侧选择栅可分别被相同的源极侧选择栅值驱动，诸如左组604中的SSL0和右组606中的SSL1。

在本发明的实施例中，如图6B所示，用于编程图6B中的电路结构的方案可垂直地从第一串str0上的源极侧层处的逻辑WL0开始，并顺序地在最后串str3上的漏极侧层处的逻辑WL191处结束。左组604中的SSL0和右组606中的SSL1可利用不同的值编程，使得左组604的闪存单元可具有接地通道，并且右组606的闪存单元可具有升压通道。

现参照图6C，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的电路和编程方案的简图。图6C中的电路图构成了3DNAND，例如图1所示的具有48个层和4个串的3D NAND。在图6C所示的本发明的实施例中，电路结构可以将串划分成不同的组，诸如包括左组608和右组610的两个组。每个组中的两个串中的每一个可具有其自身的漏极侧选择栅，诸如左组608中的DSL0和DSL1，以及右组610的DSL2和DSL3。然而，如图6C所示，每个组中的两个串中的每一个可共享相同的源极侧选择栅，诸如左组608中的SSL0和右组610中的SSL1。

在本发明的实施例中，如图6C所示，用于编程图6C中的电路结构的方案可水平地横跨相同组中的每个串从第一串str0上的源极侧层处的逻辑WL0开始，并顺序地在最后串str3上的漏极侧层处的逻辑WL191处结束。左组608中的SSL0和右组610中的SSL1可利用不同的值编程，使得左组608的闪存单元可具有接地通道，并且右组610的闪存单元可具有升压通道。

现参照图7，这里示出了说明根据本发明的实施例的半导体存储器系统的读取操作时序和偏置电压的简图。时序图包括非读取操作部分704和读取操作部分702。因为不执行读取操作，所以非读取操作部分704中的所有偏置电压可接地以用于所选择的逻辑WL和未选择的逻辑WL。

图7示出了主要元件的读取操作部分702的时序和偏置电压。在读取操作期间，未选择的逻辑WL的源极侧选择栅和漏极侧选择栅，诸如未选择的DSL和未选择的SSL，都可以接地，而未选择的WL与Vpass连接，使得对应于未选择的逻辑WL的通道被升压，导致对其上的闪存单元的读取干扰较小。如图7所示，所选择的逻辑WL的偏置电压，诸如所选择的DSL和所选择的SSL，可以用适当的电压驱动以进行读取操作。

已经发现，因为只有编程的串或逻辑WL可能遭受读取干扰，并且未编程的串/逻辑WL可能免于RD，因此所提出的电路和编程方案可能对于部分块编程和读取密集型应用特别有用。

现参照图8A和图8B，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。在图8A和图8B中，str0至str3的所有串的源极侧选择栅可通过相同的SSL和SL驱动。块可被划分成密集数据读取部分802和擦除状态干扰部分804。密集数据读取部分802可以是块的积极地执行读取操作并且对应的逻辑WL被选择和编程的部分。擦除状态干扰部分804可以是块的未执行读取操作并且相应的逻辑WL未被选择和未被编程的部分。

例如，固件图像通常小于1MB，并且NAND的一个块通常大于1MB，诸如5MB或更大。如图5所示，如果大小为1MB的数据被编程在块中的具有共享源极侧选择栅SSL的所有串中，则在密集数据读取部分802中重复地读取数据可以导致擦除状态干扰部分804中的未编程WL上的擦除单元的阈值电压增加。通常，这样的数据不会被频繁更新，并且块可被长时间地保持开放，而先前编程的数据可被多次读取。

随后，如图8B所示，当新数据806可被编程到擦除状态干扰部分804中的未编程的逻辑WL中时，新数据806可能遭受大量的错误，诸如读取干扰，并且新数据806可能是不可靠的。图8A和8B示出了部分编程的开放块的读取干扰。作为补救方法，在向整个块编程新数据之前，可能需要擦除整个块。

现参照图9A，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。在图9A中，具有图6A的电路结构的被部分编程的块可被划分成诸如密集数据读取部分902、升压部分904和干扰部分906的部分。每个串的源极侧选择栅可具有其自身的SSL和SL。如图6A所示，可以从str0至str3顺序地在每个串上对闪存单元进行编程。串str0上的源极侧选择栅和漏极侧选择栅被接通，而升压部分904中的串str1至str3上的源极侧选择栅和漏极侧选择栅被断开。在该实施例中，因为每个串都具有其自身的SSL和SL，所以每个串可以被认为是一个组。

在本发明的实施例中，利用所提出的电路结构和编程方案，密集数据读取部分902中的数据只能遵循如图6A所示的编程序列被编程到串。在串str0中读取多次数据之后，因为升压部分904中的源极侧选择栅和漏极侧选择栅被断开，所以升压部分904中的其他串可不受到读取干扰。更新的数据可以较高的可靠性被编程到其他串，诸如升压部分904中的串。干扰部分906可不用于编程更新的数据或新数据，以防止因读取干扰而导致的错误。即使在对诸如str0的干扰部分906的旧数据串造成严重的读取干扰之后，在编程新数据之前可能不需要擦除整个块。在该设备和方法中，块的寿命将得到延长。

因为读取干扰仅影响相同串或串组中的数据，所以读取计数可能不需要以块级别记录。相反，读取计数可以以单个串或组来记录。对于每个串或串组，可以记录对其读取命中的数量。如果对串或串组的读取命中的总数大于预定阈值，则只需要校正该串或串组中的数据并将其重新定位到其他位置。因为相同块中其他串或串组中的数据的读取干扰是忽略不计的，所以相同块中其他串或串组中的数据可以不被改变。例如，str0至str3的每个串可具有其自身的待被记录的读取计数，使得需要记录4个读取计数。如果str0的读取命中数量大于预定阈值，则只需要校正str0中的数据并将其重新定位到其他位置。因为相同块中其他串中的数据的读取干扰是忽略不计的，所以相同块中其他串中的数据可以不被改变。

现参照图9B，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。在图9B中，具有图6B的电路结构的被部分编程的块可被划分成诸如密集数据读取部分902、升压部分904和干扰部分906的部分。源极侧选择栅可被划分成各种组，诸如具有str0和str1的左组以及具有str2和str3的右组。每个组可具有由其串共享的自身的SSL和SL，使得str0和str1共享SSL0，并且str2和str3共享SSL1。如图6B所示，可以从str0至str3顺序地在每个串上对闪存单元进行编程。随后的串可在完成当前串之后进行编程，使得在完成str0之后可对str1进行编程。左组中的串str0和str1上的源极侧选择栅和漏极侧选择栅被接通，而升压部分904中右组的串str2和str3上的源极侧选择栅和漏极侧选择栅被断开。

在本发明的实施例中，利用所提出的电路结构和编程方案，密集数据读取部分902中的数据只能遵循如图6B所示的编程序列被编程到串。在密集数据读取部分902中的串str0和str1中读取多次数据之后，因为升压部分904中的源极侧选择栅和漏极侧选择栅被断开，所以升压部分904中的其他串str2和str3可不受到读取干扰。更新的数据可以较高的可靠性被编程到诸如升压部分904中的串str2和str3的其他串。干扰部分906可不用于编程更新的数据或新数据，以防止因读取干扰而导致的错误。即使在对诸如str0和str1的旧数据串造成严重的读取干扰之后，在编程新数据之前可能不需要擦除整个块。在该方法中，块的寿命将得到延长。

因为读取干扰仅影响相同串或串组中的数据，所以读取计数可能不需要以块级别记录。相反，读取计数可以以单个串或串组来记录。对于每个串或串组，可以记录对其读取命中的数量。如果对串或串组的读取命中的总数大于预定阈值，则只需要校正该串或串组中的数据并将其重新定位到其他位置。因为对相同块中其他串或串组中的数据的读取干扰是忽略不计的，所以相同块中的其他串或串组中的数据可以不被改变。例如，str0至str3的每个串可具有其自身的待被记录的读取计数，使得需要记录4个读取计数。当str0的读取命中的数量大于预定阈值时，str1的读取命中的数量可能小于预定阈值。因此，只有str0中的数据需要校正并重新定位到其他位置，而str1中的数据可不需要校正和重新定位。因为对相同块中其他串中的数据的读取干扰是忽略不计的，所以相同块中其他串中的数据可以不被改变。

现参照图9C，这里示出了示意性说明根据本发明的实施例的半导体存储器系统的被部分编程的块的简图。在图9C中，具有图6C的电路结构的被部分编程的块可被划分成诸如密集数据读取部分902、升压部分904和干扰部分906的部分。源极侧选择栅可被分成各个组，诸如具有str0和str1的左组以及具有str2和str3的右组。每个组可具有由其串共享的自身的SSL和SL，使得str0和str1共享SSL0，并且str2和str3共享SSL1。如图6C所示，可以横跨每个组中的每个串，从源极侧的层0至漏极侧的层47顺序地在每个层上对闪存单元进行编程。随后的层可在完成当前层之后进行编程，使得在左组中，层0上的str0和str1完成之后，可对层1上的str0和str1进行编程。在完成对一个组的编程后，可顺序地对其他组进行编程，使得在左组完成后可对右组进行编程。左组中的串str0和str1上的源极侧选择栅和漏极侧选择栅被接通，而升压部分904中右组的串str2和str3上的源极侧选择栅和漏极侧选择栅被断开。

在本发明的实施例中，利用所提出的电路结构和编程方案，密集数据读取部分902中的数据只能遵循如图6C所示的编程序列被编程到串。在密集数据读取部分902中的串str0和str1中读取多次数据之后，因为升压部分904中的源极侧选择栅和漏极侧选择栅被断开，所以升压部分904中的其他串str2和str3可不受到读取干扰。更新的数据可以较高的可靠性被编程到诸如升压部分904中的串str2和str3的其他串。干扰部分906可不用于编程更新的数据或新数据，以防止因读取干扰而导致的错误。即使在对诸如str0和str1的旧数据串造成严重的读取干扰之后，在编程新数据之前可能不需要擦除整个块。在该方法中，块的寿命将得到延长。

因为读取干扰仅影响相同串或串组中的数据，所以读取计数可能不需要以块级别记录。相反，读取计数可以以单个串或串组来记录。对于每个串或串组，可以记录对其读取命中的数量。如果对串或串组的读取命中的总数大于预定阈值，则只需要校正该串或串组中的数据并将其重新定位到其他位置。因为对相同块中其他串或串组中的数据的读取干扰是忽略不计的，所以相同块中其他串或串组中的数据可以不被改变。例如，在图9C的实施例中，取代记录每个串的读取计数，可记录诸如左组或右组的每个串组的读取计数，从而减少读取计数的记录。当左组的读取命中的数量大于预定阈值时，左组中的数据需要校正并重新定位到其他位置。每个串组可具有自身的待被记录的读取计数，使得仅需要记录2个读取计数。因为对相同块中其他串组中的数据的读取干扰是忽略不计的，所以相同块中其他串组中的数据可以不被改变。

已经发现，每个串或串组读取计数管理可以串或串组级别记录读取计数，但不能以块级别记录。旧数据的校正和重新定位可以以串或串组级别而非块级别进行。因此，可以减少需要记录的读取计数的数量，同样也可以将需要校正和重新定位的数据最小化，从而减少读取操作周期和功耗。

已经发现，在本发明的实施例中提供的电路和编程方案可以限制正被读取的串或串组中的读取干扰。读取干扰可不影响存储在相同的块中的未被正在读取的其他串或串组中的数据。电路和编程方案可以因NAND闪速存储器中的读取干扰的最小化来提高数据可靠性，并减少SSD中垃圾收集的可能性。特别地，当在一些串或串组中的开放块中对读取密集型数据进行编程时，这是非常有用的。新数据可以被编程到相同块中的其他串或串组，而不擦除整个块，以保证新数据的可靠性，从而减少P/E周期并延长NAND块的寿命。所提出的读取计数管理可以每个串或串组为单位进行，而非常规的以每个块为单位进行。

现参照图10，这里示出了说明根据本发明的实施例的存储器系统的操作方法的流程图。操作方法包括：在框1002中，排列存储块，每个存储块包括串，每个串具有闪存单元及其上的选择栅；在框1004中，将每个存储块中的具有相同索引号的串的每个的选择栅彼此连接；在框1006中，在每个存储块中，将串划分成组，每个组包括至少一个串；在框1008中，对闪存单元进行编程；以及在框1010中，对每个组执行读取计数管理。

本发明的另一重要方面在于它有价值地支持和服务于降低成本、简化系统和提高性能的历史趋势。因此，本发明的这些和其它有价值的方面进一步将科技的状态至少提升至下一个层次。

虽然已经结合特定的最佳模式描述了本发明，但是应当理解的是，根据前面的描述，许多替代、修改和变型对于本领域技术人员将是显而易见的。因此，旨在包含落入所附权利要求的范围内的所有这样的替代、修改和变型。所有本文所述或附图中示出的内容均以说明性且非限制的意义来诠释。

Claims (16)

1.一种存储器系统的设备，其包括：

存储块，每个所述存储块包括串，每个所述串具有闪存单元及其上的选择栅，其中

在每个所述存储块中具有相同索引号的每个所述串的选择栅彼此连接，

在每个所述存储块中，所述串被划分成组，每个所述组包括至少一个串，并且

每个所述组具有其自身的读取计数管理，

其中每个所述存储块中的所述组包括至少一个组作为数据读取组，并且所述组的其余组为升压组，包括至少一个读取串的至少一个所述数据读取组被接通用于读取操作，同时在相同存储块中的包括除所述读取串以外的所有其他串的所述升压组被断开用于升压。

2.根据权利要求1所述的设备，其中所述升压组被选择用于写入新数据。

3.根据权利要求1所述的设备，其中沿着每个所述串对所述闪存单元进行编程，在完成对前一串的编程后对随后的串进行编程。

4.根据权利要求1所述的设备，其中所述选择栅包括源极侧选择栅和漏极侧选择栅。

5.根据权利要求4所述的设备，其中横跨一个所述组内的每个所述串，从所述源极侧选择栅至所述漏极侧选择栅对所述闪存单元进行编程。

6.根据权利要求4所述的设备，其中每个所述存储块的每个所述组中的所述源极侧选择栅共享相同的栅极信号和相同的源极信号。

7.根据权利要求1所述的设备，其中每个所述组的所述读取计数管理包括记录每个所述组的读取计数。

8.根据权利要求1所述的设备，其中每个所述组的所述读取计数管理包括当其读取计数大于阈值时重新定位组的数据。

9.一种存储器系统的操作方法，其包括：

排列存储块，每个所述存储块包括串，每个所述串具有闪存单元及其上的选择栅；

将每个所述存储块中具有相同索引号的每个所述串的选择栅彼此连接；

在每个所述存储块中，将所述串划分成组，每个所述组包括至少一个串；

对所述闪存单元进行编程；以及

对每个所述组执行读取计数管理，

其中将所述串划分成组包括将所述串划分成包括至少一个组作为数据读取组，而其余组作为升压组的组，包括至少一个读取串的至少一个所述数据读取组被接通用于读取操作，同时在相同存储块中的包括除所述读取串以外的所有其他串的所述升压组被断开用于升压。

10.根据权利要求9所述的方法，其中将所述串划分成组包括将所述串划分成包括被选择用于写入新数据的所述升压组的组。

11.根据权利要求9所述的方法，其中对所述闪存单元进行编程包括沿着每个所述串对所述闪存单元进行编程，在完成对前一串的编程后对随后的串进行编程。

12.根据权利要求9所述的方法，其中排列具有选择栅的所述存储块包括排列具有源极侧选择栅和漏极侧选择栅的所述存储块。

13.根据权利要求12所述的方法，其中对所述闪存单元进行编程包括横跨一个所述组内的每个所述串，从所述源极侧选择栅至所述漏极侧选择栅对所述闪存单元进行编程。

14.根据权利要求12所述的方法，其中排列具有选择栅的所述存储块包括排列具有共享相同的栅极信号和相同的源极信号的每个所述存储块的每个所述组中的源极侧选择栅的所述存储块。

15.根据权利要求9所述的方法，其中对每个所述组执行读取计数管理包括记录每个所述组的读取计数。

16.根据权利要求9所述的方法，其中对每个所述组执行读取计数管理包括当组的读取计数大于阈值时重新定位组的数据。

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