CN107946260A - 一种圆片级包覆型芯片封装结构及其封装方法 - Google Patents

一种圆片级包覆型芯片封装结构及其封装方法 Download PDF

Info

Publication number
CN107946260A
CN107946260A CN201711459216.4A CN201711459216A CN107946260A CN 107946260 A CN107946260 A CN 107946260A CN 201711459216 A CN201711459216 A CN 201711459216A CN 107946260 A CN107946260 A CN 107946260A
Authority
CN
China
Prior art keywords
chip
monomer
encapsulated
wafer
soldered ball
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711459216.4A
Other languages
English (en)
Other versions
CN107946260B (zh
Inventor
花轩
陈栋
孙超
张黎
陈锦辉
赖志明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangyin Changdian Advanced Packaging Co Ltd
Original Assignee
Jiangyin Changdian Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangyin Changdian Advanced Packaging Co Ltd filed Critical Jiangyin Changdian Advanced Packaging Co Ltd
Priority to CN201711459216.4A priority Critical patent/CN107946260B/zh
Publication of CN107946260A publication Critical patent/CN107946260A/zh
Application granted granted Critical
Publication of CN107946260B publication Critical patent/CN107946260B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Packaging Frangible Articles (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种圆片级包覆型芯片封装结构及其封装方法，属于半导体封装技术领域。其包括芯片单体和包封体焊球，所述芯片单体上表面设置缓冲层，所述缓冲层于芯片电极上方开设缓冲层开口露出芯片电极的正面，并在缓冲层开口上设置芯片焊球，所述芯片单体的四周侧壁设置粗糙面，所述粗糙面呈沟槽状条纹，所述缓冲层的边缘延展至芯片单体的侧壁，在所述芯片单体的四周和正面设置包封层，所述包封层将芯片焊球完全包覆，露出焊球剖面开口，在所述焊球剖面开口设置包封体焊球；在所述芯片单体的下表面和包封层的下表面设置保护层。本发明能增加包封时芯片与包封料的结合，同时保护芯片边缘防止开裂，缓冲包封料固化时的收缩应力。

Description

一种圆片级包覆型芯片封装结构及其封装方法
技术领域
本发明涉及一种圆片级包覆型芯片封装结构及其封装方法，属于半导体封装技术领域。
背景技术
在当今日益蓬勃的半导体行业中，电子封装也成为一个日益重要的领域。几十年来，封装行业的发展，使更多的要求需要得到满足。
随着电子消费领域的不断发展，对于小芯片的需求不断增加，芯片尺寸越小的情况下，单位面积上能更多的放置芯片，则相应的空间就能更多的释放给消费电子产品的设计，从而得到更薄更轻的产品。一方面，CSP封装形式提供了小芯片的可行性，但同时，裸露及未包封的芯片结构具有影响后期的可靠性及焊接爬锡造成漏电等的弊端。另一方面，芯片尺寸很小的情况下，单颗芯片的注塑包封的难度和成本急剧增大，整片晶圆的封装方案才能适应所有的产品结构。
发明内容
本发明的目的在于克服上述的问题，提供一种圆片级包覆型芯片封装结构及其封装方法，为芯片提供六面的包封方案，使其具备较好的可靠性，同时解决焊接爬锡漏电的问题。
本发明的目的是这样实现的：
本发明一种圆片级包覆型芯片封装结构，其包括芯片单体和包封体焊球，所述芯片单体表面设有芯片电极及相应电路布局，
所述芯片单体上表面设置缓冲层，所述缓冲层于芯片电极上方开设缓冲层开口露出芯片电极的正面，并在缓冲层开口上设置芯片焊球，
所述芯片单体的四周侧壁设置粗糙面，所述粗糙面呈沟槽状条纹，
所述缓冲层的边缘延展至芯片单体的侧壁，
在所述芯片单体的四周和正面设置包封层，所述包封层将芯片焊球完全包覆，露出焊球剖面开口，在所述焊球剖面开口设置包封体焊球；
在所述芯片单体的下表面和包封层的下表面设置保护层。
可选地，所述粗糙面的沟槽状条纹垂直或平行于芯片单体的正面。
可选地，所述芯片单体的纵截面呈方形、梯形或倒梯形。
可选地，所述包封层为一体结构。
本发明一种圆片级包覆型芯片封装方法，其包括如下步骤：
步骤一，取集成电路晶圆，其表面设有芯片电极及相应电路布局，覆盖于晶圆上表面的缓冲层于芯片电极上方开设缓冲层开口露出芯片电极的正面，并在此开口处设置芯片焊球；
步骤二，将晶圆的背部减薄并在真空环境下通过气体刻蚀切割成复数颗芯片单体，同时在单颗芯片单体的侧壁形成沟槽状的粗糙面，且粗糙面与缓冲层交接；
步骤三，取一支撑载体，并在支撑载体本体上黏贴剥离膜；
步骤四，将复数颗步骤二中的芯片单体按照一定的排列顺序倒装至贴有剥离膜的支撑载体上，芯片单体通过剥离膜与支撑载体临时键合；
步骤五，在真空环境下，在支撑载体上通过注塑包封料或者贴包封膜的方式形成包封层，包封层将所有芯片单体完全包覆；
步骤六，在包封层上表面处抛出或研磨出焊球，并继续使焊球部分剖出，形成焊球剖面开口；
步骤七，利用剥离膜加热发泡或化学浸渍的方法将带有芯片单体的包封层从剥离膜和支撑载体上剥离，形成带有芯片单体包封层的包封体晶圆；
步骤八，在包封体晶圆背面贴附一层背胶膜形成保护层，保护芯片背面；
步骤九，在包封体晶圆上表面的焊球剖面开口上设置包封体焊球；
步骤十，将上述晶圆切割成单颗，形成圆片级包覆型芯片封装结构的封装单体。
进一步地，步骤二中，气体刻蚀所用的气体为DRIE反应气体。
进一步地，所述DRIE反应气体为六氟化硫或八氟环丁烷。
进一步地，步骤三中，所述剥离膜为UV剥离膜或者热剥离膜。
进一步地，步骤四中，芯片倒装间距可根据最后封装尺寸或侧壁包封层厚度决定。
有益效果
1)本发明包覆型芯片封装方法将芯片单体使用包封材料完全包覆，将焊球作为输入/输出端，可以有效的提高芯片的可靠性，同时避免后期焊接爬锡造成的漏电问题；
2)本发明包覆型芯片封装方法能保护芯片正面，同时增强了芯片的机械性能，提高芯片对酸碱溶液耐受及跌落等的性能；
3) 本发明包覆型芯片封装方法所使用的芯片单体能先经过测试，再进行芯片的封装，能有效的提高芯片封装的良率，降低成本；
4)本发明包覆型芯片封装方法能增加包封时芯片与包封料的结合，同时保护芯片边缘防止开裂，缓冲包封料固化时的收缩应力。
附图说明
图1为本发明一种圆片级包覆型芯片封装结构的剖面示意图；
图2A-图2J为本发明上述实施例的封装方法的工艺流程示意图；
其中：
晶圆W1
芯片单体C1
包封体晶圆W2
芯片焊球20
芯片电极11
缓冲层12
粗糙面13
粗糙面开口121
支撑载体C2
剥离膜22
包封层40
焊球剖面开口21
保护层50
包封体焊球30
边缘细节图Ⅰ
边缘细节图Ⅱ。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明，在附图中示出了本发明的示例性实施例，从而本公开将本发明的范围充分地传达给本领域的技术人员。然而，本发明可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
本发明一种圆片级包覆型芯片封装结构，如图1所示，为减薄并切割成单颗的圆片级包覆型芯片封装结构的剖面示意图。其包括芯片单体C1和包封体焊球30，芯片单体C1的纵截面呈方形、梯形或倒梯形。图中以纵截面呈方形的芯片单体C1示意。
所述芯片单体C1表面设有芯片电极11及相应电路布局，其缓冲层12于芯片电极11上方开设缓冲层开口121露出芯片电极11的正面，并在缓冲层开口121上设置芯片焊球20。所述缓冲层12的边缘延展至芯片单体C1的侧壁，所述芯片单体C1的四周侧壁设置粗糙面13，所述粗糙面13呈沟槽状条纹，具体地，该沟槽状条纹可以垂直芯片单体C1的正面，也可以平行于芯片单体C1的正面。
在所述芯片单体C1的四周和正面设置包封层40，所述包封层40将芯片焊球20完全包覆，露出焊球剖面开口21，在所述焊球剖面开口21设置包封体焊球30；在所述芯片单体C1的下表面和包封层40的下表面设置保护层50。
传统芯片封装的缓冲层不与芯片单体C1边缘齐平，其无法保护包封时的芯片边缘，而本发明芯片封装的缓冲层12与侧壁边缘交接的结构能缓冲包封时的压力，防止芯片边缘开裂，侧壁的沟槽还能有效增加芯片与包封料的结合，降低包封时的分层概率，同时缓冲包封料固化时的收缩应力。
上述实施例的圆片级包覆型芯片封装结构的封装方法，包括如下步骤：
步骤一，参见图2A，取集成电路晶圆W1，其表面设有芯片电极11及相应电路布局，覆盖于晶圆W1上表面的缓冲层12于芯片电极11上方开设缓冲层开口121露出芯片电极11的正面，并在缓冲层开口121上设置芯片焊球20。
步骤二，参见图2B，将晶圆W1的背部减薄，并在真空环境下使用六氟化硫、八氟环丁烷等DRIE反应气体沿划片道将减薄后的晶圆W1切割成复数颗芯片单体C1。这种切割方式为气体刻蚀，其在芯片单体C1的四周侧壁形成沟槽状条纹，通过调整气体的流向可以形成垂直芯片单体C1的正面的沟槽状条纹，也可以形成平行于芯片单体C1的正面的沟槽状条纹，细节如图中（a）的局部放大图I所示。单颗芯片单体C1的侧壁存在沟槽，且起缓冲作用的缓冲层12延伸至划片道边缘。
而采用刀片切割结构，细节如图中（b）的局部放大图Ⅱ所示，因划片道内无粗糙面，划完后起缓冲作用的缓冲层12不能覆盖到单颗芯片单体C1的芯片侧壁，其边缘硅裸露，侧壁平滑。
步骤三，参见图2C，取一支撑载体C2，并在支撑载体C2本体上黏贴剥离膜22。
步骤四，参见图2D，将复数颗步骤二中的芯片单体C1按照一定的排列顺序倒装至贴有剥离膜22的支撑载体C2上，芯片单体C1通过剥离膜22与支撑载体C2临时键合。
步骤五，参见图2E，在真空环境下，在支撑载体C2上通过注塑包封料或者贴包封膜的方式形成包封层40，包封层40将所有芯片单体C1完全包覆。
步骤六，参见图2F，在包封层40上表面处抛出或研磨出焊球20，并继续使焊球20部分剖出，形成焊球剖面开口21。
步骤七，参见图2G，利用剥离膜加热发泡或化学浸渍的方法将带有芯片单体C1的包封层40从剥离膜22和支撑载体C2上剥离，形成带有芯片单体C1包封层40的包封体晶圆W2。
步骤八，参见图2H，在包封体晶圆W2背面贴附一层背胶膜形成保护层50，保护芯片背面。
步骤九，参见图2I，在包封体晶圆W2上表面的焊球剖面开口21上设置包封体焊球30。
步骤十，参见图2J，将包封体晶圆W2切割成单颗，形成包覆型封装结构的封装单体。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步地详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种圆片级包覆型芯片封装结构，其包括芯片单体和包封体焊球，所述芯片单体表面设有芯片电极及相应电路布局，
其特征在于，
所述芯片单体上表面设置缓冲层，所述缓冲层于芯片电极上方开设缓冲层开口露出芯片电极的正面，并在缓冲层开口上设置芯片焊球，
所述芯片单体的四周侧壁设置粗糙面，所述粗糙面呈沟槽状条纹，
所述缓冲层的边缘延展至芯片单体的侧壁，
在所述芯片单体的四周和正面设置包封层，所述包封层将芯片焊球完全包覆，露出焊球剖面开口，在所述焊球剖面开口设置包封体焊球；
在所述芯片单体的下表面和包封层的下表面设置保护层。
2.根据权利要求1所述的圆片级包覆型芯片封装结构，其特征在于，所述粗糙面的沟槽状条纹垂直或平行于芯片单体的正面。
3.根据权利要求1所述的圆片级包覆型芯片封装结构，其特征在于，所述芯片单体的纵截面呈方形、梯形或倒梯形。
4.根据权利要求1所述的圆片级包覆型芯片封装结构，其特征在于，所述包封层为一体结构。
5.一种圆片级包覆型芯片封装方法，其包括如下步骤：
步骤一，取集成电路晶圆，其表面设有芯片电极及相应电路布局，覆盖于晶圆上表面的缓冲层于芯片电极上方开设缓冲层开口露出芯片电极的正面，并在此开口处设置芯片焊球；
步骤二，将晶圆的背部减薄并在真空环境下通过气体刻蚀切割成复数颗芯片单体，同时在单颗芯片单体的侧壁形成沟槽状的粗糙面，且粗糙面与缓冲层交接；
步骤三，取一支撑载体，并在支撑载体本体上黏贴剥离膜；
步骤四，将复数颗步骤二中的芯片单体按照一定的排列顺序倒装至贴有剥离膜的支撑载体上，芯片单体通过剥离膜与支撑载体临时键合；
步骤五，在真空环境下，在支撑载体上通过注塑包封料或者贴包封膜的方式形成包封层，包封层将所有芯片单体完全包覆；
步骤六，在包封层上表面处抛出或研磨出焊球，并继续使焊球部分剖出，形成焊球剖面开口；
步骤七，利用剥离膜加热发泡或化学浸渍的方法将带有芯片单体的包封层从剥离膜和支撑载体上剥离，形成带有芯片单体包封层的包封体晶圆；
步骤八，在包封体晶圆背面贴附一层背胶膜形成保护层，保护芯片背面；
步骤九，在包封体晶圆上表面的焊球剖面开口上设置包封体焊球；
步骤十，将上述晶圆切割成单颗，形成圆片级包覆型芯片封装结构的封装单体。
6.根据权利要求5所述的圆片级包覆型芯片封装方法，其特征在于：步骤二中，气体刻蚀所用的气体为DRIE反应气体。
7.根据权利要求6所述的圆片级包覆型芯片封装方法，其特征在于：所述DRIE反应气体为六氟化硫或八氟环丁烷。
8.根据权利要求5所述的圆片级包覆型芯片封装方法，其特征在于：步骤三中，所述剥离膜为UV剥离膜或者热剥离膜。
9.根据权利要求5所述的圆片级包覆型芯片封装方法，其特征在于：步骤四中，芯片倒装间距可根据最后封装尺寸或侧壁包封层厚度决定。
CN201711459216.4A 2017-12-28 2017-12-28 一种圆片级包覆型芯片封装结构及其封装方法 Active CN107946260B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711459216.4A CN107946260B (zh) 2017-12-28 2017-12-28 一种圆片级包覆型芯片封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711459216.4A CN107946260B (zh) 2017-12-28 2017-12-28 一种圆片级包覆型芯片封装结构及其封装方法

Publications (2)

Publication Number Publication Date
CN107946260A true CN107946260A (zh) 2018-04-20
CN107946260B CN107946260B (zh) 2023-12-05

Family

ID=61939600

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711459216.4A Active CN107946260B (zh) 2017-12-28 2017-12-28 一种圆片级包覆型芯片封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN107946260B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021548A (zh) * 2019-04-03 2019-07-16 江苏纳沛斯半导体有限公司 一种减少芯片切割边缘崩边的工艺
CN110890285A (zh) * 2019-12-11 2020-03-17 江阴长电先进封装有限公司 一种芯片包覆封装结构及其封装方法
CN114038805A (zh) * 2021-11-24 2022-02-11 苏州科阳半导体有限公司 一种半导体芯片的封装结构及封装方法
WO2024113532A1 (zh) * 2022-11-28 2024-06-06 北京超材信息科技有限公司 声表面波器件的制造方法、声表面波器件以及射频模组

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846121A (ja) * 1995-08-09 1996-02-16 Hitachi Ltd 樹脂封止型半導体装置
US5923954A (en) * 1997-03-14 1999-07-13 Lg Semicon Co., Ltd. Ball grid array package and fabrication method therefor
CN1612342A (zh) * 2003-10-27 2005-05-04 精工爱普生株式会社 半导体芯片
US20130234308A1 (en) * 2012-03-08 2013-09-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device, semiconductor integrated device and method of manufacturing the same
US20140175663A1 (en) * 2012-12-20 2014-06-26 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manuacturing process
CN207624679U (zh) * 2017-12-28 2018-07-17 江阴长电先进封装有限公司 一种圆片级包覆型芯片封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846121A (ja) * 1995-08-09 1996-02-16 Hitachi Ltd 樹脂封止型半導体装置
US5923954A (en) * 1997-03-14 1999-07-13 Lg Semicon Co., Ltd. Ball grid array package and fabrication method therefor
CN1612342A (zh) * 2003-10-27 2005-05-04 精工爱普生株式会社 半导体芯片
US20130234308A1 (en) * 2012-03-08 2013-09-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device, semiconductor integrated device and method of manufacturing the same
US20140175663A1 (en) * 2012-12-20 2014-06-26 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manuacturing process
CN207624679U (zh) * 2017-12-28 2018-07-17 江阴长电先进封装有限公司 一种圆片级包覆型芯片封装结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110021548A (zh) * 2019-04-03 2019-07-16 江苏纳沛斯半导体有限公司 一种减少芯片切割边缘崩边的工艺
CN110021548B (zh) * 2019-04-03 2020-09-11 江苏纳沛斯半导体有限公司 一种减少芯片切割边缘崩边的工艺
CN110890285A (zh) * 2019-12-11 2020-03-17 江阴长电先进封装有限公司 一种芯片包覆封装结构及其封装方法
CN114038805A (zh) * 2021-11-24 2022-02-11 苏州科阳半导体有限公司 一种半导体芯片的封装结构及封装方法
WO2024113532A1 (zh) * 2022-11-28 2024-06-06 北京超材信息科技有限公司 声表面波器件的制造方法、声表面波器件以及射频模组

Also Published As

Publication number Publication date
CN107946260B (zh) 2023-12-05

Similar Documents

Publication Publication Date Title
CN107946260A (zh) 一种圆片级包覆型芯片封装结构及其封装方法
US6353267B1 (en) Semiconductor device having first and second sealing resins
US7888172B2 (en) Chip stacked structure and the forming method
JP3456462B2 (ja) 半導体装置及びその製造方法
JP5028988B2 (ja) 半導体装置の製造方法
JP6503518B2 (ja) イメージセンシングチップのパッケージ化方法及びパッケージ構造
CN106531647A (zh) 一种扇出型芯片的封装结构及其封装方法
JP2009094451A (ja) 耐クラック性半導体パッケージ及びその製造方法
JP2006196701A (ja) 半導体装置の製造方法
CN106206457A (zh) 半导体封装
CN108257882A (zh) 器件封装结构及封装过程中应力释放的方法
US20070190688A1 (en) Method for manufacturing semiconductor device with protection layer
CN107785325A (zh) 半导体封装及其制造方法
US8309403B2 (en) Method for encapsulating electronic components on a wafer
JP2004055852A (ja) 半導体装置及びその製造方法
CN107342256A (zh) 半导体工艺及半导体结构
TWI224840B (en) Method for fabricating flip chip ball grid array package
US8912653B2 (en) Plasma treatment on semiconductor wafers
US6933179B1 (en) Method of packaging semiconductor device
JPWO2018043008A1 (ja) 半導体装置の製造方法
US20050266616A1 (en) Method for balancing molding flow during the assembly of semiconductor packages with defective carrying units
TW200805521A (en) A packaging structure with protective layers and manufacture method thereof
CN207624679U (zh) 一种圆片级包覆型芯片封装结构
KR20100121679A (ko) 패키지 조립시 극도로 얇은 기판 및 패키지를 위한 플립 칩 조립 프로세스
US20060258051A1 (en) Method and system for solder die attach

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant