CN107887394A - 半导体装置 - Google Patents

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Abstract

本公开涉及半导体装置。通过在包括鳍式晶体管的分离栅极MONOS存储器中防止由于鳍的形状而使到电荷累积膜中的电子的不平衡注入分布，从而提供了一种具有改善的可靠性的半导体装置。构造存储器单元的存储器栅极电极形成在鳍上方。与覆盖鳍的上表面的ONO膜邻接的该存储器栅极电极的一部分的杂质浓度低于与覆盖鳍的侧表面的ONO膜邻接的存储器栅极电极的一部分的杂质浓度。

Description

半导体装置
相关申请的交叉引用
2016年9月30日提交的日本专利申请No.2016-192552的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及一种半导体装置，具体涉及一种应用于包括鳍式晶体管的半导体装置时有效的技术。
背景技术
已知鳍式晶体管是具有高操作速率、可以以降低的能量消耗在减小的泄漏电流下操作并且可以减小尺寸的场效应晶体管。鳍式晶体管(FINFET：鳍式场效应晶体管)例如是具有从半导体衬底突出的板状(壁状)半导体层图案作为沟道层并具有形成为骑跨在该图案上方的栅极电极的半导体元件。
作为电可编程和可擦除的非易失性半导体存储器装置，已经广泛使用EEPROM(电可擦除和可编程的只读存储器)。以现在普遍使用的闪速存储器为代表的这种存储器装置在其MISFET的栅极电极下方具有由氧化物膜围绕的导电浮置栅极电极或捕获绝缘膜。浮置栅极或捕获绝缘膜中的电荷累积状态用于存储信息，并将其作为晶体管的阈值读出。该捕获绝缘膜是指可以累积电荷的绝缘膜，并且其一个示例是氮化硅膜。闪速存储器通过从这种电荷累积区域注入或释放电荷并由此移位MISFET的阈值而作为存储器元件来操作。该闪速存储器的示例包括使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅极单元。
专利文献1(日本未审查的专利申请公开No.2006-041354描述了包括FINFET的分裂栅极MONOS存储器。
[专利文献]
[专利文献1]日本未审查的专利申请公开No.2006-041354
发明内容
在包括FINFET的存储器单元中，由于其半导体层具有特殊形状，更具体地说，该特殊形状为板状并且具有从衬底的突出(这可以在下文中称为“鳍”)，因此容易在鳍的上表面附近发生电场集中。结果，鳍的上部部分和侧表面部分之间的MONOS存储器写入特性出现差异，导致存储器的写入寿命的减少或存储器的写入特性的劣化。
本发明的另外目的和新颖特征将从本文的描述和附图中变得明显。
在本申请公开的实施例中，下面将简要概述典型的实施例。
在本发明的一个实施例中，提供了一种具有包括FINFET的MONOS存储器的半导体装置，其中在位于鳍上方的构造存储器单元的存储器栅极电极当中的存储器栅极电极的杂质浓度小于位于鳍的上表面下方的存储器栅极电极的杂质浓度。
在本发明的另一实施例中，还提供了一种具有包括FINFET的MONOS存储器的半导体装置，其中在构造存储器单元的存储器栅极电极的正下方，磷被引入与构造存储器单元的源极区域相邻的鳍的上表面中。
本申请中公开的实施例可以提供具有改善的可靠性的半导体装置。
附图说明
图1是示出本发明的第一实施例的半导体芯片的布局构成的示意图；
图2是示出本发明的第一实施例的半导体装置的平面图；
图3是示出本发明的第一实施例的半导体装置的立体图；
图4是沿着图2的线A-A得到的截面图；
图5是沿着图2的线B-B得到的截面图；
图6是在其制造步骤期间本发明的第一实施例的半导体装置的截面图；
图7是在图6后的制造步骤期间半导体装置的截面图；
图8是在图7后的制造步骤期间半导体装置的截面图；
图9是在图8后的制造步骤期间半导体装置的截面图；
图10是在图9后的制造步骤期间半导体装置的截面图；
图11是在图10后的制造步骤期间半导体装置的截面图；
图12是在图11后的制造步骤期间半导体装置的截面图；
图13是在图12后的制造步骤期间半导体装置的截面图；
图14是在图13后的制造步骤期间半导体装置的截面图；
图15是在图14后的制造步骤期间半导体装置的截面图；
图16是沿着方向Y的图15所示的半导体装置的截面图；
图17是在图16后的制造步骤期间半导体装置的截面图；
图18是在图17后的制造步骤期间半导体装置的截面图；
图19是在图18后的制造步骤期间半导体装置的截面图；
图20是在图19后的制造步骤期间半导体装置的截面图；
图21是在图20后的制造步骤期间半导体装置的截面图；
图22是在图21后的制造步骤期间半导体装置的截面图；
图23是在装置的制造步骤期间本发明的第一实施例的变形例的半导体装置的截面图；
图24是在图23后的制造步骤期间半导体装置的截面图；
图25是在图24后的制造步骤期间半导体装置的截面图；
图26是沿着方向Y的图25所示的半导体装置的截面图；
图27是在图26后的制造步骤期间半导体装置的截面图；
图28是示出本发明的第二实施例的半导体装置的截面图；
图29是沿着方向Y的图28所示的半导体装置的截面图；
图30是示出本发明的第三实施例的半导体装置的截面图；
图31是沿着方向Y的图30所示的半导体装置的截面图；
图32是用于描述分裂栅极存储器单元的操作电压的表格；
图33是示出比较例的半导体装置的截面图；以及
图34是示出另一比较例的半导体装置的截面图。
具体实施方式
在以下实施例中，在需要时为了方便起见，可以在分为多个部分或实施例后进行描述。除非另有特别指定，否则这些部分或实施例并非彼此独立，而是它们中的一个是另一个的部分或整体的变形例、细节、补充描述等。在以下实施例中，在提及组件的数量等(包括数量、值、量、范围等)时，除非另有特别指定或原理上明显地数量限于指定数量，否则该数量不限于指定数量，而是可以大于或小于指定数量。此外，毋庸多说，在以下实施例中，除非另有特别指定或原理上明显是必需的，否则构成组件(包括组件步骤等)不一定是必需的。类似地，在以下实施例中，当提及构成组件的形状、位置关系等时，除非另有特别指定或原理上明显不是，否则也包括与这种形状等基本上近似或类似的形状等。对于上述数量和范围也是如此。
在下文中，将基于一些附图详细地描述实施例。在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记指定，并且省略重复的描述。在以下的实施例中，除非另有特别需要，否则原则上不重复描述相同或相似的部分。
(第一实施例)
<半导体芯片的布局构成示例>
将参考一些附图描述根据本实施例的具有非易失性存储器的半导体装置。首先，将描述其中具有包括非易失性存储器的系统的半导体装置(半导体芯片)的布局构成。图1是示出本实施例的半导体芯片CHP的布局构成示例的示意图。在图1中，半导体芯片CHP具有CPU(中央处理单元)CC1、RAM(随机存取存储器)CC2和模拟电路CC3。半导体芯片CHP还具有EEPROM(电可擦除可编程只读存储器)CC4、闪速存储器CC5和I/O(输入/输出)电路CC6。它们构造半导体装置。
CPU(电路)CC1也称为中央处理单元。它读出并解码来自存储器装置的指令并基于指令执行各种操作和控制。
RAM(电路)CC2是能够随机地读出存储的数据的存储器，这意味着在任何时间读出存储的数据并能够新写入存储的数据。它也被称为随机存取存储器。作为RAM，使用使用静态电路的SRAM(静态RAM)。
模拟电路CC3是处理模拟信号的电路，模拟信号即经历连续时间相关改变的电压和电流信号。它包括例如放大器电路、转换电路、调制电路、振荡器电路和电源电路。
EEPROM CC4和闪速存储器CC5属于能够在写入操作和擦除操作两者中电重写存储的数据的非易失性存储器。它也被称为电可擦除可编程只读存储器。该EEPROM CC4和闪速存储器CC5的存储器单元包括诸如MONOS(金属氧化物氮化物半导体)晶体管或MNOS(金属氮化物氧化物半导体)晶体管的存储器晶体管。EEPROM CC4和闪速存储器CC5之间的区别在于EEPROM CC4例如是允许按字节擦除的非易失性存储器，而闪速存储器CC5例如是通过字线擦除的非易失性存储器。通常，闪速存储器CC5在其中存储用于在CPU CC1中执行各种处理的程序。另一方面，EEPROM CC4在其中存储具有高重写频率的各种数据。EEPROM CC4或闪速存储器CC5具有存储器单元阵列，其中多个非易失性存储器单元以矩阵形式布置，并且还具有地址缓冲器、行解码器、列解码器、校验感测放大器电路、感测放大器电路、写入电路等。
I/O电路CC6是输入/输出电路，并且是用于将数据从半导体芯片CHP输出到耦合到半导体芯片CHP外部的设备的电路，或将来自耦合到半导体芯片CHP外部的设备数据输入到半导体芯片的电路。
本实施例的半导体装置具有存储器单元区域和逻辑电路区域。存储器单元区域具有其中多个非易失性存储器单元以矩阵形式布置的存储器单元阵列。逻辑电路区域具有CPU CC1、RAM CC2、模拟电路CC3、I/O CC6和EEPROM CC4或闪速存储器CC5的地址缓冲器、行解码器、列解码器、校验感测放大器电路、感测放大器电路或写入电路。
<半导体装置的结构>
下面将参考图2至图5描述本实施例的半导体装置的结构。图2是本实施例的半导体装置的平面图。图3是本实施例的半导体装置的立体图。图4和图5是本实施例的半导体装置的截面图。然而，图4和图5中省略了阱。
在图2中示出了存储器单元阵列的平面图。例如，图1所示的闪速存储器CC5在其中具有要在存储器单元阵列中形成的多个存储器单元MC。其中具有存储器单元的区域在下文中将被称为“存储器单元区域”。
在存储器单元区域中，在方向X上延伸的多个鳍FA在方向Y以相等的间隔布置。方向X和Y是沿着半导体衬底SB的主表面的方向，并且方向X与方向Y正交。鳍FA为立方突出部分(凸起部分)。鳍FA从半导体衬底SB的主表面选择性地突出并具有壁状(板状)形状。鳍FA是半导体衬底SB的一部分，并且是半导体衬底SB的有源区域。在平面图中，彼此相邻的两个鳍FA之间填充有元件隔离膜EI，并且鳍FA被元件隔离膜EI围绕。鳍FA是用于在其中形成存储器单元MC的有源区域。半导体衬底SB由比电阻(specific resistance)为例如从约1Ωcm至10Ωcm的p型单晶硅制成。
鳍FA在其下端部分在平面图中被覆盖半导体衬底SB的主表面的元件隔离膜EI围绕。然而，鳍FA的一部分从元件隔离膜EI上方突出。这意味着彼此相邻的鳍之间的所有区域并不都被元件隔离膜EI填充。
多个鳍FA具有在其上方的在方向Y上延伸的多个控制栅极电极CG和多个存储器栅极电极MG。鳍FA在其上表面中具有控制栅极电极CG侧的漏极区域MD和存储器栅极电极侧的源极区域MS，以夹持控制栅极电极CG和存储器栅极电极MG。这意味着在方向X上彼此相邻的控制栅极电极CG中的一个和存储器栅极电极MG中的一个存在于源极区域MS和漏极区域MD之间。
漏极区域MD和源极区域MS均为n型半导体区域。漏极区域MD位于在方向X上彼此相邻的两个控制栅极电极CG之间，源极区域MS位于在方向X上彼此相邻的两个存储器栅极电极MG之间。存储器单元MC是具有控制栅极电极CG、存储器栅极电极MG、漏极区域MD和源极区域MS的非易失性存储器元件。构造存储器单元MC之一的源极区域MS和漏极区域MD以下可以称为“源极-漏极区域”。
在方向X上彼此相邻的两个存储器单元MC具有公共的漏极区域MD或源极区域MS。具有公共的漏极区域MD的两个存储器单元MC以在Y轴方向上延伸的漏极区域MD为轴在方向X上是轴对称的，而具有公共的源极区域MS的两个存储器单元MC以在方向Y上延伸的源极区域MS为轴在方向X上是轴对称的。
鳍FA各自在其上具有在方向X上布置的多个存储器单元MC。每个存储器单元MC的漏极区域MD经由形成在穿透层间绝缘膜(未示出)的接触孔中的插塞(接触插塞)PG电耦合到由在方向X上延伸的布线MW制成的源极线SL，层间绝缘膜形成在存储器单元MC上。在方向Y上布置的多个存储器单元MC中的每一个的源极区域MS被电耦合到由在方向Y上延伸的布线MW制成的位线BL。
鳍FA例如是在垂直于主表面的方向上从半导体衬底SB的主表面突出的立方突出部分。鳍FA并不总是需要为长方体，在短边方向的截面图中，其矩形形状可以具有圆角部分。此外，鳍FA的侧表面可以各自垂直于半导体衬底SB的主表面，但是它们可以具有接近直角的角度，如图5所示。这意味着每个鳍FA可以具有长方体或梯形截面。在该图中，鳍FA的各侧表面相对于半导体衬底SB的主表面倾斜。
如图2所示，鳍FA中的每一个的延伸方向是长边方向，并且与该长边方向正交的方向是平面图中的鳍的短边方向。这意味着鳍的长度比鳍的宽度长。鳍FA具有任何形状，只要它是具有长度、宽度和高度的突出部分。例如，它可能在平面图中具有曲折的布局。
图3省略了元件隔离膜EI和各元件上的层间绝缘膜和布线、控制栅极电极CG上的帽绝缘膜和存储器栅极电极上的帽绝缘膜的图示。构造存储器单元区域中的半导体衬底SB的鳍FA在其上具有存储器单元MC。如图3所示，控制栅极电极CG和存储器栅极电极MG在方向Y上延伸，以骑跨在鳍FA上方。
图4示出了沿着图2的线A-A得到的半导体元件的截面。图5示出了沿着图2的线B-B得到的半导体元件的截面。一个鳍上具有布置的多个的元件，但是图3和图4所示的鳍在其上仅具有一个存储器单元。
如图4所示，控制栅极电极CG具有被绝缘膜IF4覆盖的上表面，并且存储器栅极电极MG具有被绝缘膜IF5覆盖的上表面。绝缘膜IF4和IF5各自由例如氮化硅膜制成。控制栅极电极CG例如由多晶硅膜制成，并且多晶硅膜具有引入其中的n型杂质(例如，P(磷)或As(砷))。存储器栅极电极MG由例如多晶硅膜制成。本实施例的主要特性在于存储器栅极电极MG中的杂质浓度分布，并且稍后将描述该特性。
如图3和图4所示，其中具有构造存储器单元区域的源极-漏极区域的扩散区域D1的鳍FA具有被硅化物层S1覆盖的上表面和侧表面。硅化物层S1由例如NiSi(硅化镍)制成。硅化物层S1存在于元件隔离膜EI上。硅化物层S1由沿着鳍FA的上表面和侧表面延伸的层制成。
如图3至图5所示，鳍FA在其每个侧表面的下部部分被形成在半导体衬底SB的主表面上的元件隔离膜EI覆盖。这意味着鳍通过元件隔离膜EI彼此分离。如图4所示，鳍FA中具有p阱PW，p阱PW作为p型半导体区域并从鳍FA的上表面延伸到下部部分。
鳍FA在其上表面和侧表面上隔着栅极绝缘膜GF具有控制栅极电极CG。控制栅极电极CG在鳍FA的长边方向(方向X)上，隔着ONO膜ON，在与其相邻的区域中具有存储器栅极电极MG。控制栅极电极CG和存储器栅极电极MG之间具有ONO膜ON，因此控制栅极电极CG和存储器栅极电极MG通过ONO膜ON而彼此电分离。此外，存储器栅极电极MG和鳍FA的上表面之间具有ONO膜ON。ONO膜ON是覆盖存储器栅极电极MG的侧表面和底表面的连续膜。因此，ONO膜ON在沿着栅极长度方向的截面图中具有L形截面，如图4所示。
栅极绝缘膜GF是通过由作为由硅制成的半导体衬底SB的突出部分的鳍FA的主表面和侧表面进行热氧化形成的热氧化物膜(氧化硅膜)。其膜厚例如为2nm。ONO膜ON包括氧化硅膜X1、氮化硅膜NF和氧化硅膜X2，氧化硅膜X1由作为由硅制成的半导体衬底SB的突出部分的鳍FA的主表面和侧表面进行热氧化形成的4nm厚热氧化物膜(氧化硅膜)制成，氮化硅膜NF形成在氧化硅膜X1上以及氧化硅膜X2形成在氮化硅膜NF上。氮化硅膜NF是存储器单元MC的电荷累积部分(电荷累积层)。氮化硅膜的厚度例如为7nm，并且氧化硅膜X2的厚度例如为9nm。
这意味着ONO膜ON具有包括从鳍FA的上表面侧和控制栅极电极CG的侧表面侧依次堆叠的氧化硅膜X1、氮化硅膜NF和氧化硅膜X2的堆叠结构。ONO膜ON的厚度例如为20nm，并且大于控制栅极电极CG下方的栅极绝缘膜GF的厚度。氧化硅膜X2可以由氮氧化硅膜制成。
在鳍FA的短边方向(方向Y)上，控制栅极电极CG隔着栅极绝缘膜GF沿着鳍FA的上表面和侧表面以及元件隔离膜EI的上表面延伸。类似地，在鳍FA的短边方向上，存储器栅极电极MG隔着ONO膜ON沿着鳍FA的主表面和侧表面以及元件隔离膜EI的上表面延伸。
包括控制栅极电极CG、存储器栅极电极MG、栅极绝缘膜GF、ONO膜ON以及绝缘膜IF4和IF5的图案具有被侧壁(侧壁间隔物)SW覆盖的侧表面。侧壁SW由例如氮化硅膜和氧化硅膜的堆叠结构制成。硅化物层S1覆盖包括控制栅极电极CG的上述图案和从上述侧壁SW暴露的鳍FA的表面。
如图4所示，一对源极和漏极区域位于鳍FA的上表面中，以夹持鳍FA的在包括控制栅极电极CG的上述图案正下方的上表面。源极区域和漏极区域各自具有作为n-型半导体区域的延伸区域EX和作为n+型半导体区域的扩散区域D1。扩散区域D1的杂质浓度和形成深度大于延伸区域EX的杂质浓度的形成深度。在源极区域和漏极区域中的每一个中，延伸区域EX和扩散区域D1彼此邻接。与扩散区域D1相比，延伸区域EX位于更靠近鳍FA的在上述图案正下方的上表面侧，即更靠近沟道区域的一侧。
漏极区域与控制栅极电极CG正下方的鳍FA相邻，并且源极区域与存储器栅极电极MG正下方的鳍FA相邻。这意味着在平面图中，源极和漏极区域将包括控制栅极电极CG和存储器栅极电极MG的图案夹在其间，并且漏极区域位于控制栅极电极CG的一侧，而源极区域位于存储器栅极电极的一侧。换句话说，在平面图中，漏极区域与控制栅极电极CG相邻，而源极区域与存储器栅极电极MG相邻。
因此，通过形成具有以下结构的源极-漏极区域，该结构包括具有低杂质浓度的延伸区域EX和具有高杂质浓度的扩散区域D1，即LDD(轻掺杂漏极)结构，则具有源极-漏极区域的晶体管可以具有改善的短沟道特性。源极区域对应于图2所示的源极区域MS，以及漏极区域对应于图2所示的漏极区域MD。
鳍FA和元件隔离膜EI上具有由例如氧化硅膜制成的层间绝缘膜IL。层间绝缘膜IL覆盖鳍FA、元件隔离膜EI、控制栅极电极CG、存储器栅极电极MG、源极-漏极区域、绝缘膜IF4和IF5、侧壁SW和硅化物层S1中的每一个。层间绝缘膜IL具有平坦化的上表面。
层间绝缘膜IL上具有多个布线M1，并且布线M1经由设置在穿透层间绝缘膜IL的接触孔中的插塞PG电耦合到存储器单元MC的源极区域和漏极区域。这意味着插塞PG具有与硅化物层S1的上表面直接邻接的底表面，并且插塞PG经由硅化物层S1电耦合到源极-漏极区域。硅化物层S1具有降低插塞PG与由半导体制成的鳍FA中的源极-漏极区域之间的耦合电阻的作用，插塞PG是由主要包括例如钨(W)的金属膜制成的耦合部分。
在控制栅极电极CG的供电区域(未示出)中，控制栅极电极CG由于去除而在其上不具有绝缘膜IF4，并且插塞经由硅化物层耦合到控制栅极电极CG的上表面。在存储器栅极电极MG的供电区域(未示出)中，存储器栅极电极MG由于去除而在其上不具有绝缘膜IF5，并且插塞经由硅化物层耦合到存储器栅极电极MG的上表面。
存储器单元MC是具有控制栅极电极CG、存储器栅极电极MG、漏极区域和源极区域的非易失性存储器元件。控制栅极电极CG和源极-漏极区域构造控制晶体管，并且存储器栅极电极MG和源极-漏极区域构造存储器晶体管。存储器单元MC包括控制晶体管和存储器晶体管。这意味着控制晶体管和存储器晶体管具有一个公共的源极-漏极区域。控制栅极电极CG和存储器栅极电极MG的栅极长度方向(方向X)的漏极区域与源极区域之间的距离对应于存储器单元MC的沟道长度。控制晶体管和存储器晶体管是具有鳍FA的表面作为沟道的FINFET。
这里，如图5所示，本实施例的存储器栅极电极MG在栅极宽度方向(图1中的方向Y)上隔着ONO(氧化物氮化物氧化物)膜ON覆盖鳍FA的侧表面(侧壁)和上表面。这意味着存储器栅极电极MG隔着ONO膜ON而存在于鳍FA的上表面和侧表面上。换句话说，鳍FA的侧表面沿着半导体衬底SB的主表面在方向Y上与存储器栅极电极MG相邻，并且鳍FA的上表面在垂直于半导体衬底SB的主表面的方向上与存储器栅极电极MG相邻。
本实施例的主要特性在于，存储器栅极电极MG的n型杂质(例如，P(磷)或As(砷))的浓度在存储器栅极电极MG的上部部分中比在其下部部分中小。这归因于存储器栅极电极MG中n型杂质浓度的分布，其中它在垂直于半导体衬底SB的主表面的方向上从存储器栅极电极MG的上表面到其下表面逐渐增加。术语“存储器栅极电极MG的下表面”是指与元件隔离膜EI的上表面邻接的存储器栅极电极MG的最下表面。浓度分布不需要具有这样的渐变。例如，利用鳍FA的上表面的高度作为边界，边界上方的存储器栅极电极MG的杂质浓度可以基本上固定，并且边界下方的存储器栅极电极MG的杂质浓度可以基本上固定。
边界的高度位置可以稍微高于或低于鳍FA的上表面的高度。与覆盖鳍FA的上表面的ONO膜ON的上表面邻接的存储器栅极电极MG的下表面的n型杂质浓度至少小于与覆盖鳍FA的侧表面的ONO膜ON的侧表面邻接的存储器栅极电极MG的侧表面的n型杂质浓度。换句话说，与覆盖鳍FA的上表面的ONO膜ON的上表面邻接的存储器栅极电极MG的下表面的平均n型杂质浓度小于与覆盖鳍FA的侧表面的ONO膜ON的侧表面邻接的存储器栅极电极MG的侧表面的平均n型杂质浓度。
在本实施例中，形成在鳍FA的上表面上方的存储器栅极电极MG的n型杂质浓度小于形成在鳍FA的上表面下方的存储器栅极电极MG的n型杂质浓度。换句话说，形成在鳍FA的上表面上方的存储器栅极电极MG的平均n型杂质浓度小于形成在鳍FA的上表面下方的存储器栅极电极MG的平均n型杂质浓度。
形成在鳍FA的最上表面上方并与邻接鳍FA的最上表面的ONO膜ON的上表面邻接的存储器栅极电极MG的一部分在下文中将被称为“上电极”，并且在方向Y上隔着ONO膜ON与鳍FA的侧表面相邻的存储器栅极电极MG的一部分以下称为“下电极”。因此，存储器栅极电极MG配备有下电极和下电极上的上电极，并且下电极和上电极具有边界，边界在高度上例如与鳍FA的上表面相等。
要注意，存在于存储器栅极电极MG和控制栅极电极CG之间的ONO膜ON不包括在与鳍FA的上表面邻接的ONO膜ON、覆盖鳍FA的上表面的ONO膜ON、与鳍FA的侧表面邻接的ONO膜ON以及覆盖鳍FA的侧表面的ONO膜ON中的任何一个中。
上电极从存储器栅极电极MG的上表面延伸到至少与鳍FA的上表面邻接的ONO膜ON的上表面。下电极从存储器栅极电极MG和元件隔离膜EI之间的界面延伸到覆盖鳍FA的侧表面的ONO膜ON的侧表面的上端和下端之间的任何位置。
存储器栅极电极MG由半导体膜制成，半导体膜通过在形成具有例如均匀引入的n型杂质的多晶硅膜之后，在多晶硅膜的上表面侧引入p型杂质来形成。将p型杂质注入到鳍FA的上表面上方的存储器栅极电极MG中，使得上电极的n型杂质浓度低于下电极的n型杂质浓度。因此，上电极由本征形式的多晶硅膜制成，既不显示n型导电性也不显示p型导电性。这意味着上电极既不是n型也不是p型。换句话说，上电极既不是n型半导体也不是p型半导体。
这里，诸如“半导体显示n型导电性”、“半导体的导电类型为n型”或“其是n型半导体”的术语意味着半导体的主要载流子为电子。诸如“半导体显示p型导电性”、“半导体的导电类型是p型”或“其是p型半导体”这样的术语意味着半导体的主要载流子是空穴。术语“本征形式”意味着电子浓度和空穴浓度几乎彼此相等，或者既不产生电子也不产生空穴作为载流子。
在本申请中，将具有1×1020atms/cm3或更多的n型杂质原子的半导体称为显示n型导电性的半导体。这意味着具有1×1020atms/cm3或更多的n型杂质原子的半导体区域(半导体层)是n型半导体区域(半导体层)。具有1×1018atms/cm3或更多且小于1×1020atms/cm3的n型杂质原子并且不显示p型导电性的半导体被称为不显示n型导电性的本征形式的半导体或者是轻掺杂半导体。这意味着具有1×1018atms/cm3或更多且小于1×1020atms/cm3的n型杂质原子的半导体区域(半导体层)是轻掺杂半导体区域(半导体层)。
上电极是具有1×1018atms/cm3或更多且小于1×1020atms/cm3的n型杂质原子的n型半导体层。下电极是具有1×1020atms/cm3或更多的n型杂质原子的n型半导体层。因此，上电极的n型杂质浓度低于下电极的n型杂质浓度。这里，基于n型杂质原子的数量是否为1×1020atms/cm3或更多来区分n型半导体层和轻掺杂半导体层，因为当存储器单元MC执行写入操作时，存储器栅极电极MG的耗尽发生，这取决于n型杂质原子的数量。
具体地说，当存储器单元MC执行写入操作时，例如10V的电压被施加到存储器栅极电极MG。当存储器栅极电极MG中的n型杂质原子的数量为1×1020atms/cm3或更多时，在存储器栅极电极MG中不易形成耗尽层，但当原子的数量小于1×1020atms/cm3时，容易在存储器栅极电极中形成耗尽层。在本实施例中，如稍后将描述的，通过将存储器栅极电极MG的上电极构造为容易耗尽的轻掺杂半导体，可以防止在鳍FA的上表面附近的ONO膜ON中的电子的不平衡注入。
<非易失性存储器的操作>
接下来，将参考图32描述本实施例的半导体装置的主要非易失性存储器的操作。图32是用于描述分裂栅极存储器单元的操作电压的表格。
本实施例的存储器单元具有MISFET(金属绝缘体半导体场效应晶体管)结构。它使用MISFET的栅极电极中的捕获绝缘膜中的电荷累积状态作为存储数据，并且读出数据作为晶体管的阈值。捕获绝缘膜是能够在其中累积电荷的绝缘膜，氮化硅膜是其一个示例。通过将电荷注入/释放到这样的电荷累积区域中，MISFET的阈值移位，以允许MISFET作为存储器元件操作。使用该捕获绝缘膜的非易失性半导体存储器装置的示例包括分裂栅极MONOS存储器，诸如本实施例中的存储器单元。
图32是示出在本实施例中的“写入”、“擦除”和“读取”期间到所选择的存储器单元的各个部分的电压施加条件的一个示例的表格。图32中的表格描述了在如图3所示的存储器单元MC中，在“写入”、“擦除”和“读取”时，施加到存储器栅极电极MG的电压Vmg、施加到源极区域的电压Vs、施加到控制栅极电极CG的电压Vcg、施加到漏极区域的电压Vd和施加半导体衬底的上表面中的p阱PW的基本电压Vb。在本文中使用的术语“所选择的存储器单元”是指被选择为“写入”、“擦除”或“读取”操作的目标的存储器单元。
在图3所示的非易失性存储器的示例中，存储器栅极电极MG侧的半导体区域是源极区域，而控制栅极电极CG侧的半导体区域是漏极区域。图32的表格中示出了优选电压施加条件的示例。条件不限于此，并且可以根据需要进行各种改变。此外，在本实施例中，到作为存储器晶体管的ONO膜ON的电荷累积部分的氮化硅膜NF中的电子注入和空穴注入分别被定义为数据的“写入”和“擦除”。
在图32的表格中，行A对应于使用SSI用于写入并使用BTBT用于擦除的操作方法；并且行B对应于使用SSI用于写入并使用FN用于擦除的操作方法。
SSI可以被认为是通过将热电子注入到氮化硅膜NF(参考图3)中以对存储器单元执行写入的操作方法。BTBT可以被认为是通过将热空穴从鳍FA注入到氮化硅膜NF中以对存储器单元执行擦除的操作方法。FN可以被认为是通过使空穴从存储器栅极电极MG隧穿到氮化硅膜NF来执行擦除的操作方法。
存在两种写入方法，即称为SSI(源极侧注入)的写入方法，其通过使用源极侧注入进行热电子注入来执行写入(热电子注入写入方法)；以及称为FN(Fowler Nordheim)的写入方法，其通过FN隧穿来执行写入(隧穿写入方法)。
在SSI写入方法中，例如通过以下方式执行写入：将如图32的表格的行A或B中的“写入操作电压”所示的电压(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V和Vb＝0V)施加到执行写入的所选择的存储器单元的各个部分，由此将电子注入到所选择的存储器单元的ONO膜ON中的氮化硅膜NF中。
在这种情况下，在两个栅极电极(存储器栅极电极MG和控制栅极电极CG)之间和下方的沟道区域(源极和漏极之间)中产生热电子，并且将得到的热电子注入到存储器栅极电极MG下方的ONO膜ON中的作为电荷累积部分的氮化硅膜NF中。注入的热电子(电子)被构造ONO膜ON的氮化硅膜NF中的捕获能级捕获。这导致存储器晶体管的阈值电压增加。也就是说，存储器晶体管进入写入状态。
存在两种擦除方法，即被称为BTBT(带至带隧穿：带间隧穿现象)的擦除方法，其通过BTBT注入热空穴来执行擦除(热空穴注入擦除方法)；以及称为FN(Fowler Nordheim)的擦除方法，其通过FN隧穿来执行擦除(隧穿擦除方法)。
在BTBT擦除方法中，通过将由BTBT产生的空穴从鳍FA的侧面注入到电荷累积部分(ONO膜ON中的氮化硅膜NF)来执行擦除。例如，如图32的表格中的行A的“擦除操作电压”所示的电压(Vmg＝-6V、Vs＝6V、Vcg＝0V、Vd＝断开和Vb＝0V)被施加到执行擦除的所选择的存储器单元的各个部分。通过由BTBT现象产生空穴，加速电场，从而将空穴注入到构造所选择的存储器单元的ONO膜ON的氮化硅膜NF中，降低了存储器晶体管的阈值电压。因此，存储器晶体管进入擦除状态。
在FN擦除方法中，例如通过以下方式执行擦除：将如图32的表格的行B中的“擦除操作电压”所示的电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V和Vb＝0V)施加到执行擦除的所选择的存储器单元的各个部分，使得空穴从所选择的存储器单元的存储器栅极电极MG隧穿，并使得到的空穴注入到ONO膜ON中的氮化硅膜NF中。在该擦除期间，来自存储器栅极电极MG的空穴被注入到ONO膜ON同时通过FN隧穿(FN隧穿效应)隧穿氧化硅膜X2，并被构造ONO膜ON的氮化硅膜NF中的捕获能级捕获。这导致存储器晶体管的阈值电压降低。这意味着存储器晶体管进入擦除状态。
在读取期间，例如，如图32的表格中的行A或行B中的“读取操作电压”所示的电压被施加到执行读取的所选择的存储器单元的各个部分。通过将在读取时要施加到存储器栅极电极MG的电压Vmg设置为处于写入状态的存储器晶体管的阈值电压和处于擦除状态的阈值电压之间的值，可以区分写入状态和擦除状态。
<半导体装置的优点>
下面将参考图33所示的比较例来描述本实施例的半导体装置的优点。图33是比较例的半导体装置的截面图。图33是对应于图5的截面图的截面图，它示出了鳍、ONO膜和存储器栅极电极。图33所示的比较例的半导体装置与本实施例的半导体装置不同在于：存储器栅极电极MG1的n型杂质浓度从元件隔离膜EI的上表面到存储器栅极电极MG1的上表面几乎均匀，并且存储器栅极电极MG1完全由显示n型导电性的多晶硅膜制成。
包括FINFET的MONOS存储器的存储器单元具有作为沟道区域的鳍的表面，并且该结构是其特殊问题的原因。其中一个特殊问题是存储器单元操作多次后的写入速度的延迟，即写入特性的劣化。另一个特殊的问题是在包括多个存储器单元的非易失性存储器装置中保证的写入频率的降低，即耐久性的劣化。
这些问题是由于半导体衬底的鳍的突出形状而导致的。在具有形成为骑跨在鳍的上端上方的栅极电极的FINFET中，在晶体管的操作期间，特别在鳍的上端电场具有增加的强度。在这种情况下，在包括FINFET的存储器单元中，如图33所示，电子容易从具有强电场的鳍FA的上表面附近注入到在鳍FA的上表面附近形成的ONO膜ON中的氮化硅膜NF中。
结果，通过执行多次的写入操作，电子集中注入到在鳍FA的上表面附近的ONO膜ON中，而几乎没有电子注入到与鳍FA的侧表面邻接的ONO膜ON中。这意味着覆盖鳍FA的上表面的ONO膜ON和覆盖鳍FA的侧表面的ONO膜ON之间的电子注入分布发生差异。换句话说，在FINFET的栅极宽度方向上的电子注入分布发生差异。
因此，电子仅注入到鳍FA上的ONO膜ON而不注入到覆盖包括鳍FA的上表面和侧表面的鳍的表面的ONO膜ON，导致写入特性劣化和耐久性劣化等的问题。当电子注入到在鳍FA的上表面附近的ONO膜ON中并执行写入时，电场急剧减弱，从而发生如上所述的写入操作的延迟。
在本实施例的半导体装置中，构造图4所示的存储器栅极电极MG的上电极包括易于形成耗尽层的轻掺杂半导体层，以防止到鳍FA的上表面附近的ONO膜ON的不平衡电子注入。换句话说，通过将隔着ONO膜ON覆盖鳍FA的上表面的存储器栅极电极MG的一部分的n型杂质浓度设置为低于隔着ONO膜ON覆盖鳍FA的侧表面的存储器栅极电极MG的一部分的n型杂质浓度，当在存储器单元MC的写入操作时向存储器栅极电极MG施加电压时，作为轻掺杂半导体层的上电极比作为n型半导体层的下电极更容易耗尽。
因此，可以减少在鳍FA的上表面附近的ONO膜ON的电子注入量。这使得可以防止覆盖鳍FA的上表面的ONO膜ON和覆盖鳍FA的侧表面的ONO膜ON之间的电子注入分布的差异并且可以更均匀地将电子注入到覆盖鳍FA的表面的整个氮化硅膜NF中。结果，可以防止诸如写入特性的劣化和耐久性的劣化的问题，并且由此获得的半导体装置可以具有改善的可靠性。
期望构造存储器栅极电极MG的下电极和上电极之间的边界，即具有低n型杂质浓度的区域和具有高n型杂质浓度的区域之间的存储器栅极电极MG的边界位于例如等于鳍FA的上表面的高度处。这是因为当边界低于鳍FA的上表面的位置时，具有存储器栅极电极MG的存储器晶体管的阈值电压随着边界变得更靠近元件隔离膜EI而降低。这意味着在基本上等于鳍FA的上表面的高度处的下电极和上电极之间的边界的位置使得既能够防止存储器晶体管的阈值电压的降低又能够实现均匀的电子注入分布。
例如，当边界存在于覆盖鳍FA的上表面的ONO膜ON的上表面和鳍FA的上表面之间的高度处时，与覆盖鳍FA的上表面的ONO膜ON的上表面邻接的存储器栅极电极MG的一部分可以是本征的，并且与覆盖鳍FA的侧表面的ONO膜ON邻接的存储器栅极电极MG的一部分可以包括n型半导体层。这使得可以防止到覆盖鳍FA的侧表面的ONO膜ON的电子注入量的减少，同时防止到鳍FA的上表面附近的ONO膜ON的电子注入量的减少。结果，到ONO膜ON中的电子注入分布中没有差别。可以显着地获得上述优点。
构造MONOS存储器的晶体管的阈值电压的增加似乎是由存储器栅极电极MG的一部分为本征的原因引起的。然而，本发明人通过测试等发现，即使存储器栅极电极MG的上电极从n型半导体层改变为本征形式的半导体层，也几乎不发生存储器晶体管的阈值电压的变化。简而言之，即使存储器栅极电极MG的上电极时本征的，存储器单元MC的特性几乎不受影响。
<半导体装置的制造步骤>
下面将参考图6至图22描述制造本实施例的半导体装置的方法。图6至图22是在其制造步骤期间本实施例的半导体装置的截面图。图6至图9和图16示出了沿着方向Y的截面(参考图2)。图10至图15和图17至22示出了沿着方向X(参考图2)的截面。图6至图9和图16省略了阱的图示。图6至图9垂直地示出每个鳍的侧表面，但是如图16所示，鳍的实际侧表面相对于半导体衬底的主表面具有锥形。
首先，如图6所示，准备半导体衬底SB。在半导体衬底SB的主表面上按顺序形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体衬底SB由例如比电阻为从约1Ωcm至10Ωcm的p型单晶硅制成。绝缘膜IF1例如由氧化硅膜制成，并且例如可以通过氧化或CVD(化学气相沉积)形成。绝缘膜IF1具有从约2nm至10nm的厚度。绝缘膜IF2由例如氮化硅膜制成，其厚度例如为从约20nm至100nm。使用例如CVD形成绝缘膜IF2。半导体膜SI1由例如硅膜制成，并且例如使用CVD形成。半导体膜SI1的厚度例如为从20nm至200nm。
然后，使用光刻和蚀刻来处理半导体膜SI1，以在方向Y上形成在绝缘膜IF2上在方向X上延伸的半导体膜SI1的多个图案。图6是包括半导体膜SI1的多个图案的截面图，并且是沿着半导体膜SI1的各图案的短边方向的截面图。
接下来，如图7所示，形成覆盖半导体膜ST1中的每一个的侧表面的硬掩模HM1。在该步骤中，通过CVD在半导体衬底SB上形成厚度为10nm至40nm的氧化硅膜后，执行干蚀刻作为各向异性蚀刻。因此，绝缘膜IF2和半导体膜SI1中的每一个的上表面被暴露，以形成由保留在半导体膜SI1的侧表面上的氧化硅膜制成的硬掩模HM1。硬掩模HM1不完全填充在彼此相邻的半导体膜SI1之间。这样形成的硬掩模HM1具有环形，以便在平面图中围绕半导体膜SI1中的每一个。
然后，使用湿蚀刻去除半导体膜SI1，然后通过光刻和蚀刻部分去除硬掩模HM1。具体地说，将在方向X上延伸的硬掩模HM1的一部分留下，而去除另一部分，即去除在方向Y上延伸的部分。因此，所得到的硬掩模HM1不具有环形结构，并且仅保持在方向X上延伸的图案作为硬掩模HMI。换句话说，作为在方向X上延伸的图案的硬掩模HM1在方向Y上布置在绝缘膜IF2上。
接下来，如图8所示，用硬掩模HM1作为掩模，绝缘膜IF2和IF1以及半导体衬底SB被各向异性地干蚀刻以在硬掩模HM1的正下方形成由半导体衬底SB的一部分制成的作为鳍FA的板状(壁状)图案。在该步骤中，可以通过在从硬掩模HM1暴露的区域中挖掘半导体衬底SB的主表面达100nm至250nm来形成从半导体衬底SB的主表面高度为100nm至250nm的鳍FA。
接下来，如图9所示，在半导体衬底SB上沉积由氧化硅膜等制成的绝缘膜，以完全填充在鳍FA之间、绝缘膜IF1之间和绝缘膜IF2之间。然后，通过CMP(化学机械抛光)对该绝缘膜进行抛光，以暴露绝缘膜IF2的上表面。因此，形成由绝缘膜制成的元件隔离膜EI。通过CMP步骤，去除硬掩模HM1。可以在形成构造元件隔离膜EI的绝缘膜之前去除硬掩模HM1。
然后，去除绝缘膜IF1和IF2。然后，蚀刻元件隔离膜EI的上表面，使得元件隔离膜EI的上表面在垂直于半导体衬底SB的主表面的方向上退回(下降)。因此，鳍FA中的每一个的侧表面的一部分及其上表面被暴露。
然后，通过离子注入将杂质引入半导体衬底SB的主表面，在鳍FA中形成p阱PW。p阱PW通过注入p型杂质(例如B(硼))形成。p阱PW在整个鳍FA中延伸并且在半导体衬底SB在鳍FA下方的一部分中延伸。
接下来，如图10所示，形成覆盖鳍FA中的每一个的上表面和侧表面的绝缘膜IF3。绝缘膜IF3可以例如通过热氧化形成。它包括例如厚度为约2nm的氧化硅膜。然后，在通过CVD在绝缘膜IF3上沉积厚度等于或大于鳍FA中的每一个的高度的半导体膜SI2之后，半导体膜SI2的上表面通过CMP等进行平坦化。结果，半导体膜SI2具有平坦的上表面。然后，使用例如CVD在半导体膜SI2上形成绝缘膜IF4。半导体膜SI2由例如多晶硅膜(硅膜)制成，并且绝缘膜IF4例如由氮化硅膜制成。即使在如上所述通过CMP执行半导体膜SI2的抛光步骤之后，半导体膜SI2保留在鳍FA的上表面上。
接下来，如图11所示，形成了覆盖在鳍FA的一部分正上方的光致抗蚀剂膜(未图示)。得到的光致抗蚀剂膜包括形成为覆盖在方向Y(该图中的深度方向)上布置并在方向Y上延伸的每个鳍FA的一部分的抗蚀剂图案。在抗蚀剂图案侧的区域中，鳍FA的上表面从光致抗蚀剂膜暴露。
然后，以光致抗蚀剂膜为掩模，执行蚀刻以去除绝缘膜IF4和半导体膜SI2中的每一个的一部分，从而暴露元件隔离膜EI的上表面和绝缘膜IF3的表面。这意味着鳍FA的上表面的一部分和侧表面的一部分从绝缘膜IF4和半导体膜SI2暴露。因此，在鳍FA上形成由半导体膜SI2制成的控制栅极电极CG。此外，形成由控制栅极电极CG和鳍FA之间的绝缘膜IF3制成的栅极绝缘膜GF。
在上面的描述中，通过上述蚀刻以及随后执行的洗涤步骤去除覆盖从控制栅极电极CG暴露的鳍FA的表面的绝缘膜IF3，并且鳍FA的表面被暴露。可替换地，鳍FA的上表面和侧表面仍然可以被绝缘膜IF3覆盖。
接下来，如图12所示，在半导体衬底SB上按顺序形成氧化硅膜(底部氧化物膜)X1、氮化硅膜NF和氧化硅膜(顶部氧化物膜)X2，以形成具有包括由氧化硅膜X1、氮化硅膜NF和氧化硅膜X2的堆叠结构的ONO膜ON。总之，ONO(氧化物氮化物氧化物)膜ON是堆叠的绝缘膜。氧化硅膜X1可以通过氧化或CVD形成。氮化硅膜NF和氧化硅膜X2例如通过CVD形成(沉积)。
ONO膜ON覆盖元件隔离膜EI的上表面以及鳍FA的上表面和侧表面。ONO膜ON覆盖包括控制栅极电极CG和绝缘膜IF4的堆叠图案的上表面和侧表面。氮化硅膜NF是用作稍后形成的存储器单元的电荷累积部分(电荷累积膜)的膜，但氮化硅膜NF可以被由HfSiO等制成的高k膜替代。此外，氧化硅膜X1可以由AlO(氧化铝)膜替代。
接下来，如图13所示，例如通过CVD在半导体衬底SB上形成半导体膜SI3。半导体膜SI3由例如多晶硅膜制成，并且其厚度大于包括控制栅极电极CG和绝缘膜IF4的膜堆叠的高度。然后，使用CMP对半导体膜SI3的上表面进行抛光，以暴露绝缘膜IF4上的ONO膜ON的上表面。
半导体膜SI3例如形成为具有在形成时在其中引入1×1020atms/cm3或更多的n型杂质(例如P(磷)或As(砷))的n型半导体层。可替换地，在形成不引入杂质的半导体膜SI3之后，可以通过离子注入等将n型杂质(例如P(磷)或As(砷))引入半导体膜SI3中。无论如何，半导体膜SI3是从其上表面到下表面几乎均匀地引入n型杂质的n型半导体层。
接下来，如图14所示，执行回蚀步骤以使半导体膜SI3的上表面退回。结果，半导体膜SI3的上表面的高度几乎等于例如控制栅极电极CG的上表面。
接下来，如图15和图16所示，例如通过离子注入将p型杂质(例如，B(硼)或BF2(氟化硼))注入半导体膜SI3的上表面中。这里，引入的杂质具有与半导体膜SI3不同的导电类型。从半导体膜SI3的上方到半导体膜SI3的上表面，在垂直于半导体衬底SB的主表面的方向上执行离子注入。
在该离子注入步骤中，调整注入能量等以将p型杂质注入到位于比鳍FA的上表面高的区域的半导体膜SI3中，同时尽可能防止p型杂质被注入位于比鳍FA的上表面低的区域的半导体薄膜SI3中。图16示出了沿着方向Y得到的截面，并且它包括在与控制栅极电极CG相邻的区域的半导体膜SI3(参考图15)。
通过该处理，与覆盖鳍FA的上表面的ONO膜ON的上表面相邻的半导体膜SI3，即鳍FA的上表面上的半导体膜SI3的一部分成为本征形式的膜，即既不显示n型导电性也不显示p型导电性的膜。与覆盖鳍FA的侧表面的ONO膜ON的侧表面相邻的半导体膜SI3的一部分的导电性，即低于鳍FA的上表面的半导体膜SI3的一部分的导电性仍然是n型。这意味着在离子注入步骤中，通过执行反向掺杂以将具有与离子注入步骤之前的半导体膜SI3的导电类型不同的导电类型的杂质注入到半导体膜SI3的上表面中，半导体膜SI3的上部部分具有比半导体膜SI3的下部部分小的n型杂质浓度。
由于半导体膜SI3的上部部分具有引入其中的p型杂质，所以半导体膜SI3的与鳍FA在方向Y上相邻的一部分中所含的p型杂质的每体积数量小于半导体膜SI3的在鳍FA的上表面上的一部分中所含的p型杂质的每体积数量。稍后通过处理半导体膜SI3形成的存储器栅极电极也具有与上述半导体膜SI3类似的构成。这意味着存储器栅极电极的与鳍FA在方向Y上相邻的一部分中所含的p型杂质的每体积数量小于存储器栅极电极的在鳍FA的上表面上的一部分中所含的p型杂质的每体积数量。
接下来，如图17所示，例如通过CVD在半导体衬底SB上形成绝缘膜IF5。绝缘膜IF5例如由氮化硅膜制成，并且它隔着ONO膜ON覆盖绝缘膜IF4的侧表面和上表面以及半导体膜SI3的上表面。
接下来，如图18所示，执行干蚀刻以去除绝缘膜IF5的一部分，从而部分地暴露ONO膜ON的上表面和半导体膜SI3的上表面。这意味着绝缘膜IF5隔着ONO膜ON而保留在绝缘膜IF4的侧表面上的侧壁。然后用绝缘膜IF5作为掩模，执行蚀刻以处理半导体膜SI3。通过该处理，半导体膜SI3保留在靠近控制栅极电极CG的两侧的侧表面的区域中，并且在除了靠近控制栅极电极CG的两侧的侧表面的区域以外的区域中，鳍FA的上表面从半导体膜SI3被暴露。
隔着ONO膜ON在栅极长度方向(方向X)上靠近控制栅极电极CG的一个侧表面的半导体膜SI3构造存储器栅极电极MG。存储器栅极电极MG与控制栅极电极CG相邻，并且在方向Y上延伸以骑跨在多个鳍FA上方。
接下来，如图19所示，在形成覆盖正下方的存储器栅极电极MG和绝缘膜IF5的抗蚀剂图案(未示出)之后，执行蚀刻以去除从抗蚀剂图案暴露的绝缘膜IF5和半导体膜SI3。通过该去除，存储器栅极电极MG保留在栅极长度方向上的控制栅极电极CG的一个侧表面上，并且控制栅极电极CG的另一个侧表面被暴露。
接下来，通过蚀刻去除未被绝缘膜IF5和存储器栅极电极MG覆盖的ONO膜ON。通过该蚀刻，暴露绝缘膜IF4的上表面、鳍FA的上表面、鳍FA的侧表面和元件隔离膜EI的上表面。此外，暴露未被存储器栅极电极MG覆盖的绝缘膜IF4的侧表面和控制栅极电极CG的侧表面。
接下来，如图20所示，利用绝缘膜IF4和IF5、控制栅极电极CG和存储器栅极电极MG作为掩模，执行到鳍FA的上表面中的离子注入。由此，在鳍FA的上表面中形成作为n型半导体区域的一对延伸区域EX。延伸区域EX可以通过注入n型杂质(例如，As(砷))形成。
接下来，如图21所示，例如通过CVD在半导体衬底SB上形成绝缘膜。该绝缘膜主要由例如氮化硅膜制成。绝缘膜覆盖元件隔离膜EI、鳍FA、控制栅极电极CG、存储器栅极电极MG以及绝缘膜IF4和IF5中的每一个的表面。
然后，执行干蚀刻以去除绝缘膜的一部分从而暴露元件隔离膜EI、鳍FA以及绝缘膜IF4和IF5中的每一个的上表面。在该步骤中，在包括控制栅极电极CG、存储器栅极电极MG以及绝缘膜IF4和IF5的膜堆叠的侧表面上形成由绝缘膜制成的侧壁SW。
然后，利用绝缘膜IF4和IF5、控制栅极电极CG、存储器栅极电极MG和侧壁SW作为掩模，执行到鳍FA的上表面中的离子注入。在该步骤中，通过注入n型杂质(例如，P(磷)或As(砷))，在鳍FA的上表面中形成作为n型半导体区域的一对扩散区域D1。在形成扩散区域D1的步骤中，以高于用于形成延伸区域EX执行的离子注入步骤的杂质浓度的杂质浓度执行离子注入。然后，为了扩散半导体衬底SB中的杂质，执行热处理以进行激活。通过这种处理，使扩散区域D1和延伸区域EX中所含的杂质扩散。
因此，形成包括扩散区域D1和延伸区域EX的源极-漏极区域。源极-漏极区域和控制栅极电极CG构造控制晶体管，而源极-漏极区域和存储器栅极电极MG构造存储器晶体管。控制晶体管和存储器晶体管构造存储器单元MC。控制晶体管和存储器晶体管都是具有鳍FA的表面作为沟道的FINFET。术语“鳍FA的表面”包括鳍FA的上表面和侧表面。
接下来，如图22所示，使用已知的自对准硅化物(自对准硅化物)处理形成覆盖源极-漏极区域的硅化物层。在该步骤中，首先形成覆盖鳍FA的金属膜。金属膜由例如通过溅射沉积的NiPt膜制成。然后对半导体衬底SB进行热处理以引起鳍FA的表面和金属膜之间的反应。因此，形成由覆盖扩散区域D1的上表面和侧表面的NiSi(硅化镍)膜制成的硅化物层S1。
接下来，在半导体衬底SB的主表面上依次形成由例如氮化硅膜制成的衬垫膜(未示出)和由氧化硅膜制成的层间绝缘膜IL。衬垫膜和层间绝缘膜IL可以例如通过CVD形成。层间绝缘膜IL的厚度大于元件隔离膜EI上的鳍FA以及由控制栅极电极CG和绝缘膜IF4制成的膜堆叠的总高度。然后使用例如CMP对层间绝缘膜IL的上表面进行平面化。在该平坦化步骤中，不暴露绝缘膜IF4和IF5。
然后使用光刻和干蚀刻形成穿透层间绝缘膜IL的多个接触孔。源极-漏极区域正上方的硅化物层S1的上表面的一部分从接触孔的底部部分暴露。在未示出的区域中，接触孔暴露控制栅极电极CG和存储器栅极电极MG中的每一个的上表面的一部分。
然后在每个接触孔中形成主要由钨(W)制成的导电插塞PG作为耦合导电构件。插塞PG具有阻挡导体膜(例如，钛膜、氮化钛膜或其膜堆叠)和位于阻挡导体膜上的主导体膜(例如，钨膜)的堆叠结构。
插塞PG经由硅化物层S1电耦合到存储器单元MC的源极区域和漏极区域中的每一个。
然后在层间绝缘膜IL上形成布线M1。布线M1具有阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和形成在阻挡导体膜上的主导体膜(铜膜)的堆叠结构。图22示出了为了简化附图而将构造布线M1的阻挡导体膜和主导体膜作为一个膜。这也适用于插塞PG。通过上述步骤，基本上完成本实施例的半导体装置。
布线M1可以例如通过所谓的单镶嵌处理形成。具体地说，可以通过在层间绝缘膜IL上形成具有布线沟槽的层间绝缘膜，然后用金属膜填充布线沟槽来形成布线M1。布线M1一侧的层间绝缘膜在该图中未示出。
<半导体装置的制造方法的优点>
根据本实施例制造半导体装置的方法可以提供与参考图1至图5描述的半导体装置相似的优点。
在该方法中，在参考图15和图16描述的反向掺杂步骤中，在鳍FA的上表面上使用本征形式的半导体层作为稍后的存储器栅极电极的半导体膜SI3的一部分。这在图22所示的完成的存储器单元MC中的写入操作期间，有利于在上电极中形成耗尽层，上电极是鳍FA的上表面上的存储器栅极电极MG，因此可以抑制在鳍FA的上表面附近向ONO膜ON中的不平衡的电子注入。另一方面，即使在本实施例中使上电极为本征的，由于作为覆盖鳍FA的侧表面的存储器栅极电极MG的一部分的下电极保持n型导电性，因此也不会妨碍将电子注入到覆盖鳍FA的侧表面的ONO膜ON中。
这使得可以防止在覆盖鳍FA的上表面的ONO膜ON和覆盖鳍FA的侧表面的ONO膜ON之间发生电子注入分布的差异，从而更均匀地注入电子到覆盖鳍FA的表面的整个氮化物膜NF中。结果，可以防止写入特性的劣化和耐久性的劣化等问题。因此，由此获得的半导体装置可以具有改善的可靠性。
在根据本实施例制造半导体装置的上述方法中，在n型半导体膜SI3(参考图14)的形成之后，将p型杂质注入到鳍FA的上表面上的半导体膜SI3中。也可以形成本征形式的半导体膜，因此几乎没有引入杂质，然后通过离子注入从相对于半导体膜的上表面的倾斜方向注入n型杂质。换句话说，当形成具有与图14所示的半导体膜SI3的形状类似形状的本征形式的半导体膜时，可以例如以在垂直于半导体衬底SB的主表面的方向和方向Y(参见图1)之间的倾斜角度将离子注入到半导体膜中。
通过该离子注入，与图16所示的到半导体膜SI3中一样，将n型杂质引入与鳍FA的侧表面相邻的半导体膜中。通过将注入能量调整为相对大、将n型杂质注入到半导体膜的相对深的位置，可以在本实施例的半导体装置中实现上电极的n型杂质浓度低于下电极的n型杂质浓度的存储器栅极电极，从而形成包括半导体膜的存储器栅极电极。因此可以获得与参考图1至图22描述的半导体装置及其制造方法所获得的类似的优点。
可以在参考图13描述的步骤之后但在参考图14描述的回蚀步骤之前执行参考图15和图16描述的反向掺杂。
在上述本实施例中，存储器栅极电极是部分本征的，但存储器栅极电极的上部部分并不总是需要为本征的。即使存储器栅极电极的上部部分是轻掺杂的n型半导体层，也可以通过使上部部分的n型杂质浓度低于下部部分的n型杂质浓度来获得本实施例的优点。
<变形例>
在参考图6至图22描述的半导体装置的制造步骤中，执行反向掺杂以提供半导体膜SI3中的上部部分和下部部分之间的n型杂质浓度的差异，如参考图15和图16描述的。还可以形成具有两层堆叠结构的存储器栅极电极，并且在下侧层和上侧层之间提供n型杂质浓度的差异。
以下将参考图23至图27描述本实施例的变形例的制造半导体装置的方法。图23至图27是在其制造步骤期间本实施例的变形例的半导体装置的的截面图。与图16类似，图26示出了沿着方向Y的图25所示的半导体装置的截面。
在本变形例中，在与参考图6至图13描述的步骤类似的步骤之后，半导体膜SI3的上表面被回蚀，如图23所示。在该步骤中，使回蚀时间比参考图14描述的回蚀步骤中的回蚀时间长，以增加半导体膜SI3的上表面的退回量。通过该回蚀，作为n型半导体层的半导体膜SI3的上表面变得比覆盖鳍FA的上表面的ONO膜ON的上表面低。这意味着覆盖鳍FA的上表面的ONO膜ON的上表面从半导体膜SI3暴露。然而，半导体膜SI3覆盖鳍FA的侧表面和元件隔离膜EI的上表面。通过该回蚀，半导体膜SI3的上表面的位置退回到例如与鳍FA的上表面的位置大致相等的位置。
接下来，如图24所示，例如通过CVD在半导体衬底SB上形成半导体膜SI4。半导体膜SI4由例如多晶硅膜制成，其厚度大于包括控制栅极电极CG和绝缘膜IF4的膜堆叠的高度。然后，使用CMP对半导体膜SI4的上表面进行抛光，以暴露绝缘膜IF4上的ONO膜ON的上表面。
半导体膜SI4由本征形式的半导体层制成，其具有在膜形成时所含有的小于1×1018atms/cm3的n型杂质(例如，P(磷)或As(砷))。这意味着半导体膜SI4的n型杂质浓度低于与半导体膜SI4的下表面邻接的半导体膜SI3的n型杂质浓度。半导体膜SI4与覆盖鳍FA的上表面的ONO膜ON的上表面接触。
接下来，如图25和图26所示，执行与参考图14描述的回蚀步骤类似的回蚀步骤。通过该步骤，半导体膜SI4的上表面的高度退回到等于控制栅极电极CG的上表面的高度。如图26所示，鳍FA的上表面被半导体膜SI4覆盖，并且鳍FA的侧表面被半导体膜SI3覆盖。
接下来，如图27所示，执行与参考图17至图22描述的步骤类似的步骤，以基本上完成本变形例的半导体装置。构造完成的存储器单元MC的存储器栅极电极MG包括由n型半导体制成的半导体膜SI3和堆叠在半导体膜SI3上的本征形式的半导体膜SI4。然而，图27不示出半导体膜SI3。如图26所示，半导体膜SI3在方向Y上延伸、低于鳍FA的上表面的存储器栅极电极MG(参考图27)的位置处，在方向Y上填充彼此相邻的鳍FA之间的空间。
在本变形例中，图27所示的存储器栅极电极MG包括半导体膜SI3和SI4的堆叠结构。这里，鳍FA的上表面被本征形式的半导体膜SI4覆盖，并且鳍FA的侧表面被n型半导体膜SI3覆盖。这使得可以防止电子在存储器单元MC的写入操作时在鳍FA的上表面附近局部地注入到ONO膜ON中，从而可以获得与参考图1至图22描述的半导体装置及其制造步骤所获得的优点类似的优点。
(第二实施例)
在第一实施例中，关注将信息(数据)写入到存储器单元时的操作的问题，并描述了能够克服问题的存储器装置及其制造方法。以下将参考图28和图29描述第二实施例的半导体装置及其制造方法。图28和图29是示出本实施例的半导体装置的截面图。图29示出了包括图28所示的延伸区域EX和半导体区域PR并沿着栅极宽度方向(方向Y)延伸的截面。应当注意，图29没有例示延伸区域EX上的结构，即ONO膜、存储器栅极电极、侧壁和层间绝缘膜。
本实施例的半导体装置与第一实施例的半导体装置的不同之处在于：存储器栅极电极仅由n型半导体层制成，并且其中具有源极区的鳍具有在其上表面中的P(磷)掺杂的半导体区域。
如图28所示，本实施例的存储器单元MC具有与第一实施例的存储器单元几乎相似的构成，但鳍FA在其上表面中具有n型半导体区域PR，n型半导体区域PR具有引入其中作为n型杂质的P(磷)。半导体区域PR位于包括存储器栅极电极MG侧的延伸区域EX和扩散区域D1的源极区域一侧的鳍FA的上表面中。
如图28和图29所示，从鳍FA的上表面的半导体区域PR的形成深度大于鳍FA的上表面的延伸区域EX的形成深度。延伸区域EX在鳍FA的上表面和侧表面上，并且具有沿着鳍FA的上表面的一部分和沿着鳍FA的侧表面的一部分。另一方面，半导体区域PR仅由沿着鳍FA的上表面的一部分制成。这意味着延伸区域EX包含注入鳍FA的上表面和侧表面的砷(As)，而半导体层PR包含仅注入鳍FA的上表面的磷(P)。在图29中，由虚线示出形成在鳍FA的上表面中的半导体区域PR的下表面。
术语“形成深度”是指当从层的预定表面在层中形成半导体区域时，半导体区域在垂直于该表面的方向上的宽度。如图29所示，当仅关注形成在鳍FA的上表面中的半导体区域时，延伸区域EX的形成深度小于半导体区域PR的形成深度。通过比较半导体区域PR和鳍FA的侧表面附近的延伸区域EX的形成区域来比较半导体区域的形成深度是不合适的，因为在鳍FA的侧表面上，仅暴露形成在鳍FA的上表面中的半导体区域PR的端部部分。
形成在鳍FA的上表面中的半导体区域PR的形成深度比形成在鳍FA的上表面中的延伸区域EX的形成深度更深，但是在鳍FA的侧表面上，半导体区域PR的下端位于延伸区域EX的下端上方。
这里形成的半导体区域PR的深度大于延伸区域EX的深度，但是半导体区域PR的深度可以比延伸区域EX的深度小。在本实施例中，如图28所示，在鳍FA的上表面中，半导体区域PR覆盖延伸区域EX的端部部分，并且形成在比延伸区域EX更靠近存储器晶体管的沟道区域的一侧。这意味着半导体区域PR仅需要与延伸区域EX的端部部分相邻并且形成为比延伸区域EX更靠近存储器栅极电极MG正下方的鳍FA的上表面。因此，半导体区域PR的形成深度可以小于或大于延伸区域EX的形成深度。
在鳍FA的上表面中，延伸区域EX的n型杂质(As(砷))浓度例如为1×1015atms/cm2。另一方面，半导体区域PR的n型杂质(P(磷))浓度例如为从1×1013atms/cm2至1×1014atms/cm2。这意味着n型杂质浓度在半导体区域PR中比在延伸区域EX中低。
这样，使用As(砷)作为构造延伸区域EX的杂质，因为As(砷)是在半导体衬底SB中难以扩散的杂质并且适合于形成其形成深度小于扩散区域D1的形成深度的延伸区域EX。另一方面，使用P(磷)作为构造半导体区域PR的杂质，因为P(磷)是比As(砷)更容易在半导体衬底SB中扩散的杂质，并且在其后的离子注入步骤和热扩散步骤中适合于形成比延伸区域EX更靠近沟道区域的半导体区域PR。
本实施例的半导体装置在存储器单元MC的擦除操作中执行BTBT擦除。换句话说，如参考图32的表格的行A所描述的，通过从鳍FA(半导体衬底SB)向氮化硅膜NF注入空穴来执行热空穴擦除。
可以通过例如在参考图6至图22描述的制造步骤期间、在形成参考图19描述的存储器栅极电极MG的步骤之后、在形成参考图21描述的侧壁SW的步骤之前的任何时间进行离子注入而将P(磷)引入鳍FA的上表面中，从而形成半导体区域PR，来实现这样的半导体装置。简而言之，可以在形成延伸区域EX的步骤之前或之后形成半导体区域PR。参考图15和图16描述的步骤并不总是必需的。
下面将描述本实施例的优点。
当通过由BTBT将空穴从鳍FA(半导体衬底SB)注入到氮化硅膜NF中来执行热空穴擦除时，与第一实施例中的上述写入操作时一样，在鳍FA的上端发生电场集中，因此在鳍FA的上表面附近，空穴集中地注入到ONO膜ON中。这意味着在覆盖鳍FA的上表面的ONO膜ON与覆盖鳍FA的侧表面的ONO膜ON之间的擦除时间处的空穴注入分布发生变化。这导致擦除特性的劣化。
即使如在第一实施例中的通过使存储器栅极电极MG的一部分为本征的，也不能克服该问题，这是因为在BTBT的擦除操作时由于向存储器栅极电极MG施加了负电压，所以即使对存储器栅极电极MG的浓度的控制也不能导致存储器栅极电极MG的耗尽，因此鳍FA的电场不能释放。
在本实施例中，可以通过在鳍FA的上表面中并与构造源极区域的延伸区域EX相邻的区域中形成杂质浓度低于延伸区域EX的杂质浓度的半导体区域PR，来释放通过BTBT进行擦除操作时的鳍FA的上端处的电场并释放源极区域周围的电场。这使得可以减少在擦除操作时在鳍FA的上表面中产生并注入到氮化硅膜NF中的空穴量。因此，可以防止在擦除时间在鳍FA的上表面附近的ONO膜ON中的局部空穴注入，并可以使到覆盖FA的上表面和侧表面的ONO膜ON中的空穴注入分布均匀。这导致防止擦除特性的劣化。简而言之，这样获得的半导体装置可以具有改善的可靠性。
(第三实施例)
下面将参考图30和图31描述第三实施例的半导体装置及其制造方法。图30和图31是示出本实施例的半导体装置的截面图。与图4类似，图30示出了沿着方向X的存储器单元的截面。与图5类似，图31示出了包括存储器栅极电极的截面并且示出了沿着方向Y的图30所示的半导体装置的截面。
本实施例的半导体装置具有与第一实施例大致相似的结构，但是本实施例的存储器栅极电极与第一实施例的存储器栅极电极的杂质浓度分布部分不同。
在本实施例中，如图30和图31所示，存储器栅极电极MG与第一实施例的存储器栅极电极MG的类似之处在于鳍FA的上端附近的存储器栅极电极MG是本征的。另一方面，仅需要在元件隔离膜EI的上表面与鳍FA的侧表面之间的边界附近(以下称为“鳍FA的侧表面的下端”)的存储器栅极电极MG的角部部分的n型杂质浓度高于鳍FA的上端附近的存储器栅极电极MG的n型杂质浓度。换句话说，存储器栅极电极MG包括位于元件隔离膜EI的上表面附近并具有高杂质浓度的高掺杂区域和位于高掺杂区域上并具有低杂质浓度的轻掺杂区域。这意味着覆盖鳍FA的整个侧表面的存储器栅极电极MG不总是n型半导体层，并且在这一点上，本实施例与第一实施例不同。
轻掺杂区域覆盖鳍FA的上端。这意味着，至少与隔着ONO膜ON的鳍FA的侧表面的下端附近相邻的存储器栅极电极MG的区域(高掺杂区域)的杂质浓度高于与覆盖鳍FA的上表面的ONO膜ON的上表面邻接的存储器栅极电极MG的区域(轻掺杂区域)。换句话说，覆盖鳍FA的侧表面的存储器栅极电极MG的下端处的n型杂质浓度高于鳍FA的上表面上的存储器栅极电极MG的n型杂质浓度。
可以通过例如使轻掺杂区域和重掺杂区域之间的边界位于等于元件隔离膜EI上的鳍FA的侧表面的任何位置的位置处来实现这样的存储器单元MC。也可以通过形成具有其中n型杂质浓度从上表面到下表面显示为逐渐增加的浓度分布的存储器栅极电极MG来实现这样的存储器单元MC。
本实施例的半导体装置在存储器单元MC的写入操作中使用SSI用于写入，并且在存储器单元MC的擦除操作中使用FN用于擦除。如参考图32的表格的行B所描述的，通过向存储器栅极电极MG施加正电压，从而将空穴从存储器栅极电极MG注入到氮化硅膜NF来执行擦除数据时的擦除。
在制造本实施例的半导体装置的步骤中，例如，首先执行与参考图6至图14描述的步骤类似的步骤。然后，执行如参考图15和图16描述的反向掺杂。然而，在这种反向掺杂中，可以在比第一实施例更深的位置处注入p型杂质(例如，B(硼)或BF2(氟化硼))。这是因为本实施例与第一实施例不同，其中考虑到存储器单元的写入操作，覆盖鳍FA的侧表面的整个存储器栅极电极为n型半导体层，以防止到覆盖鳍FA的侧表面的ONO膜ON中的电子注入量降低。
通过该反向掺杂，鳍FA的上端附近的半导体膜SI3成为本征形式的半导体层，但是由于在元件隔离膜EI的上表面附近难以将p型杂质引入到半导体膜SI3中，所以保持元件隔离膜EI的上表面附近的半导体膜SI3的n型导电性。
然后执行参考图17至图22描述的步骤以基本上完成本实施例的半导体装置。可以在参考图13描述的步骤之后且在参考图14描述的回蚀步骤之前执行参考图15和图16描述的反向掺杂。
下面将使用图34所示的比较例来描述本实施例的优点。图34是示出比较例的半导体装置的截面图。
与本实施例的半导体装置类似，图34所示的比较例的半导体装置是使用SSI用于写入并使用FN用于擦除的存储器单元，并且该半导体装置具有与本实施例的半导体装置类似的结构，除了整个存储器栅极电极MG2具有均匀的n型杂质浓度。图34示出了沿着存储器栅极电极MG2的栅极宽度方向(方向Y)得到的并且包括存储器栅极电极MG2和鳍FA的截面。图34省略了阴影的图示，以便于理解该附图。
当在比较例的存储器单元中执行写入操作时，在鳍FA的上端处发生电场集中，因此，电子被大量注入到鳍FA的上表面附近的氮化硅膜NF中。另一方面，在比较例的存储器单元的擦除操作时，向存储器栅极电极MG2施加高正电压，在鳍FA的侧表面的下端附近的存储器栅极电极MG2的角部部分处发生电场集中，并且在角部部分处容易产生空穴。因此，空穴被大量注入到鳍FA的侧表面的下端附近的氮化硅膜NF中。在写入时和擦除时，电子注入位置和空穴注入位置之间出现错位(失配)。因此，不能正常执行擦除操作。
在本实施例中，另一方面，通过增加鳍FA的侧表面的下端附近的存储器栅极电极MG中的n型杂质浓度，可以减少在擦除操作时在鳍FA的侧表面的下端附近的存储器栅极电极MG中产生的空穴的数量。鳍FA的上端附近的存储器栅极电极MG中的n型杂质浓度低于鳍FA的侧表面的下端附近的存储器栅极电极MG中的n型杂质浓度，使得在擦除操作时由于在鳍FA的上端附近的存储器栅极电极MG的耗尽，产生空穴，并且这些空穴被注入到氮化硅膜NF中。
因此，通过减小鳍FA的侧表面的下端附近的氮化硅膜NF中的空穴注入量，可以使在擦除时覆盖鳍FA的上表面和侧表面的整个ONO膜ON中的空穴注入分布均匀。这使得可以防止在存储器单元MC的写入时间和擦除时间处的电子注入位置和空穴注入位置之间的错位，从而防止异常的擦除操作。简而言之，由此获得的半导体装置可以具有改善的可靠性。
在上述本实施例中，存储器栅极电极的一部分是本征的，但并不总是需要使存储器栅极电极的上部部分本征。即使存储器栅极电极的上部部分是轻掺杂的n型半导体层，也可以通过使上部部分的n型杂质浓度低于下部部分的n型杂质浓度来实现本实施例的优点。
以上基于一些实施例具体地描述了本发明人所做的本发明。不用说，本发明不限于这些实施例，而是可以在不脱离本发明的要点的情况下进行各种改变。
例如，可以以任意组合使用第一至第三实施例。第一实施例的变形例(参考图23至图27)也可以应用于第三实施例。

Claims (15)

1.一种半导体装置，包括：
半导体衬底；
作为所述半导体衬底的一部分的突出部分，所述突出部分从所述半导体衬底的上表面突出，并在沿着所述半导体衬底的上表面的第一方向上延伸；
第一栅极电极，隔着第一绝缘膜形成在所述突出部分的上表面上方并在与所述第一方向正交的第二方向上延伸；
第二栅极电极，隔着包括电荷累积部分的第二绝缘膜形成在所述突出部分的上表面和所述突出部分的侧表面上方，隔着所述第二绝缘膜与所述第一栅极电极的侧表面中的一个相邻，并在所述第二方向上延伸；
n型的源极区域和n型的漏极区域，形成在所述突出部分的上表面中，以便在所述第一方向上夹持具有所述第一栅极电极和所述第二栅极电极的图案正下方的所述突出部分，
其中所述第一栅极电极、所述第二栅极电极、所述源极区域和所述漏极区域构造非易失性存储器元件，并且与覆盖所述突出部分的上表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度低于与覆盖所述突出部分的侧表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度。
2.根据权利要求1所述的半导体装置，
其中在平面图中与所述第二栅极电极相邻的所述源极区域包括：
n型的第一半导体区域；和
n型的第二半导体区域，所述n型的第二半导体区域具有比所述第一半导体区域的n型杂质浓度低的n型杂质浓度，比所述第一半导体区域更靠近所述第二栅极电极正下方的所述突出部分，并形成在所述突出部分的上表面和侧表面上方，并且还包括：
n型的第三半导体区域，所述n型的第三半导体区域具有比所述第二半导体区域的n型杂质浓度低的n型杂质浓度，比所述第二半导体区域更靠近所述第二栅极电极正下方的所述突出部分的上表面，并形成在所述突出部分的上表面上方。
3.根据权利要求2所述的半导体装置，
其中所述第二半导体区域具有引入其中的砷，并且所述第三半导体区域具有引入其中的磷。
4.根据权利要求2所述的半导体装置，
其中在所述非易失性存储器元件的擦除操作中，通过BTBT擦除数据。
5.根据权利要求1所述的半导体装置，
其中在所述非易失性存储器元件的擦除操作中，通过FN擦除数据。
6.根据权利要求1所述的半导体装置，
其中所述第二栅极电极的与所述突出部分在沿着所述半导体衬底的上表面的方向上相邻的一部分具有n型导电性，并且所述第二栅极电极的在所述突出部分上方的一部分具有本征形式。
7.根据权利要求1所述的半导体装置，
其中所述第二栅极电极的与所述突出部分在沿着所述半导体衬底的上表面的方向上相邻的一部分所包含的p型杂质的每体积数量小于所述第二栅极电极的在所述突出部分上方的一部分中所包含的p型杂质的每体积数量。
8.根据权利要求1所述的半导体装置，
其中所述第二栅极电极包括：
第一半导体层，覆盖所述突出部分的侧表面并形成在所述突出部分的上表面下方；以及
第二半导体层，形成在所述第一半导体层上方并覆盖所述突出部分的上表面，
其中所述第二半导体层具有比所述第一半导体层的n型杂质浓度低的n型杂质浓度。
9.根据权利要求1所述的半导体装置，
其中在所述非易失性存储器元件的写入操作中，通过SSI写入数据。
10.根据权利要求1所述的半导体装置，
其中所述第二栅极电极的n型杂质浓度从所述第二栅极电极的上表面到所述第二栅极电极的最下表面逐渐增加。
11.根据权利要求1所述的半导体装置，
其中与覆盖所述突出部分的侧表面的所述第二绝缘膜邻接的所述第二栅极电极的下端处的n型杂质浓度高于与覆盖所述突出部分的上表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度。
12.一种半导体装置，包括：
半导体衬底；
作为所述半导体衬底的一部分的突出部分，所述突出部分从所述半导体衬底的上表面突出，并在沿着所述半导体衬底的上表面的第一方向上延伸；
第一栅极电极，隔着第一绝缘膜形成在所述突出部分的上表面上方并在与所述第一方向正交的第二方向上延伸；
第二栅极电极，隔着包括电荷累积部分的第二绝缘膜形成在所述突出部分的上表面和所述突出部分的侧表面上方，隔着所述第二绝缘膜与所述第一栅极电极的侧表面中的一个相邻，并在所述第二方向上延伸；以及
n型的源极区域和n型的漏极区域，形成在所述突出部分的上表面中，以便在所述第一方向上夹持在具有所述第一栅极电极和所述第二栅极电极的图案正下方的所述突出部分，
其中所述第一栅极电极、所述第二栅极电极、所述源极区域和所述漏极区域构造非易失性存储器元件，以及
其中在平面图中与所述第二栅极电极相邻的所述源极区域包括：
n型的第一半导体区域；以及
n型的第二半导体区域，所述第二半导体区域具有比所述第一半导体区域的n型杂质浓度低的n型杂质浓度，比所述第一半导体区域更靠近所述第二栅极电极正下方的所述突出部分，并形成在所述突出部分的上表面和侧表面上方，并且还包括：
n型的第三半导体区域，所述第三半导体区域具有比所述第二半导体区域的n型杂质浓度低的n型杂质浓度，比所述第二半导体区域更靠近所述第二栅极电极正下方的所述突出部分的上表面，并形成在所述突出部分的上表面中。
13.根据权利要求12所述的半导体装置，
其中所述第二半导体区域中具有引入其中的砷，以及所述第三半导体区域具有引入其中的磷。
14.根据权利要求12所述的半导体装置，
其中在所述非易失性存储器元件的擦除操作中，通过BTBT擦除数据。
15.根据权利要求12所述的半导体装置，
其中在所述突出部分的上表面中，所述第三半导体区域的形成深度比所述第二半导体区域的形成深度深，以及在所述突出部分的侧表面处，所述第三半导体区域的下端位于所述第二半导体区域的下端的上方。
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