CN107870648B - 带隙基准电压产生装置 - Google Patents
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- 230000005855 radiation Effects 0.000 claims abstract description 55
- 230000008878 coupling Effects 0.000 claims description 22
- 238000010168 coupling process Methods 0.000 claims description 22
- 238000005859 coupling reaction Methods 0.000 claims description 22
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 11
- 230000005611 electricity Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000005510 radiation hardening Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
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Abstract
本发明公开了一种带隙基准电压产生装置，属于集成电路领域。该带隙基准电压产生装置包括主体电路、第一补偿电路和第二补偿电路。其中，主体电路用于产生带隙基准电压。在非辐射条件下，第一补偿电路的第一电流补偿端的电压等于第一电压，第二补偿电路的第二电流补偿端的电压等于第二电压。在辐射条件下，第一补偿电路用于为主体电路中运算放大器的反相输入端提供第一补偿电流，使得反相输入端的电压与辐照前保持一致；第二补偿电路用于为运算放大器的同相输入端提供第二补偿电流，使得同相输入端的电压与辐照前保持一致。本发明提供的带隙基准电压产生装置有效地提高了带隙基准的抗辐射性能。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种带隙基准电压产生装置。
背景技术
与电源电压和温度无关的电压参考电路被广泛应用于各种模拟电路中，如电压调节器，A/D、D/A转换器等。对于一些特殊的应用，例如在辐射环境中工作的航空航天装备及高能物理实验电路，电压参考电路也是其中一个非常重要的模块。这时对参考电路的要求就不仅仅是输出稳定电压的能力，其输出特性不随辐射剂量变化，即抗辐射加固能力对装备的可靠性也起着至关重要的作用。
以前，空间应用的抗辐射加固专用集成电路(ASIC)通常在绝缘体硅(SOI)或蓝宝石硅(SOS)工艺上加工完成，SOI工艺通过埋氧化层把衬底和器件隔离来降低器件辐射的敏感性，大大提高了电路抗单粒子翻转(SEU)和单粒子锁定(SEL)的特性。但是，在金属氧化物半导体(MOS)工艺中，TID效应主要是由于γ射线和X射线激发的电子－空穴对的空穴被SiO2俘获引起的器件阈值电压漂移，从而造成电路性能下降，因此，SOI工艺对电离总剂量辐射效应仍然比较敏感，需要特殊的工艺步骤来实现一定的抗总剂量辐射加固水平。
近年来，互补型金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)工艺得到了快速发展，已经进入到了纳米时代，栅氧化层的厚度也越来越薄，基于标准CMOS纳米工艺并结合一些特殊设计技术(如环栅晶体管，双保护环结构等)实现的ASIC电路表现出了较好的抗总剂量和单粒子锁定特性。但是，总剂量辐射仍会影响常规带隙基准电路中三极管的导通特性，使得带隙基准电路输出的基准电压发生变化。
发明内容
本申请实施例通过提供一种带隙基准电压产生装置，解决了现有技术中由于受到总剂量辐射效应的影响，带隙基准电路输出的基准电压发生变化的技术问题，有效地提高了带隙基准的抗辐射性能。
本申请通过本申请的一实施例提供了如下技术方案：
本申请提供了一种带隙基准电压产生装置，包括：主体电路、第一补偿电路和第二补偿电路。其中，主体电路，包括运算放大器、第一晶体管和第二晶体管，所述运算放大器的反相输入端与所述第一晶体管的发射极耦合，所述运算放大器的同相输入端与所述第二晶体管的发射极耦合，所述主体电路用于产生带隙基准电压。所述第一补偿电路的第一电流补偿端与所述反相输入端耦合。在非辐射条件下，所述第一电流补偿端的电压等于第一电压。在辐射条件下，所述第一补偿电路用于为所述反相输入端提供第一补偿电流，所述第一补偿电流等于所述第一晶体管在该辐射下的漏电流增加量。所述第二补偿电路的第二电流补偿端与所述同相输入端耦合，在非辐射条件下，所述第二电流补偿端的电压等于第二电压，在辐射条件下，所述第二补偿电路用于为所述同相输入端提供第二补偿电流，所述第二补偿电流等于所述第二晶体管在该辐射下的漏电流增加量。其中，所述第一电压为非辐射条件下独立的所述主体电路中所述反相输入端的电压，所述第二电压为非辐射条件下独立的所述主体电路中所述同相输入端的电压。
优选的，所述第一补偿电路包括：第一漏电流生成电路、第一电流镜和第一偏置电路。其中，第一漏电流生成电路，包括第三晶体管、第四晶体管、第四电阻和第五电阻。所述第三晶体管和所述第四晶体管的基极和集电极均接电源端，所述第四晶体管的发射极与所述第五电阻的一端耦合，所述第五电阻的另一端为所述第一电流补偿端。且在非辐射条件下，所述第三晶体管和所述第四晶体管的发射极电流相等。在辐射条件下，所述第四晶体管的漏电流增加量减去所述第三晶体管的漏电流增加量等于所述第一晶体管的漏电流增加量。第一电流镜，包括第一参考电流输入端、第一镜像电流输出端和第一偏置电压输入端，所述第一参考电流输入端通过所述第四电阻与所述第三晶体管的发射极耦合，所述第一镜像电流输出端与所述第一电流补偿端耦合。所述第一偏置电路与所述第一偏置电压输入端耦合，用于调节所述第一电流补偿端的电压。
优选的，所述第四晶体管的发射结面积减去所述第三晶体管的发射结面积等于所述第一晶体管的发射结面积。
优选的，所述第一电流镜包括：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管。所述第一NMOS管的源极和所述第二NMOS管的源极均接地，所述第一NMOS管的栅极和漏极以及所述第二NMOS管的栅极均与所述第三NMOS管的源极耦合，所述第三NMOS管的漏极为所述第一参考电流输入端，所述第二NMOS管的漏极与所述第四NMOS管的源极耦合，所述第四NMOS管的漏极为所述第一镜像电流输出端，所述第三NMOS管的栅极和所述第四NMOS管的栅极相连、且作为所述第一偏置电压输入端，所述第一偏置电压输入端用于引入偏置电压，使得所述第三NMOS管和所述第四NMOS管均工作在饱和区。
优选的，所述第一偏置电路包括：第五NMOS管、第六NMOS管、第四PMOS管和第六电阻。所述第四PMOS管的源极接电源端，所述第四PMOS管的栅极和漏极均与所述第五NMOS管的漏极耦合，所述第五NMOS管的栅极与所述第一偏置电压输入端耦合，所述第六NMOS管的栅极和漏极均与所述第五NMOS管的源极耦合，所述第六NMOS管的源极通过所述第六电阻接地。
优选的，所述第二补偿电路包括：第二漏电流生成电路、第二电流镜和第二偏置电路。其中，第二漏电流生成电路，包括第五晶体管、第六晶体管、第七电阻和第八电阻。所述第五晶体管和所述第六晶体管的基极和集电极均接电源端，所述第五晶体管的发射极与所述第七电阻的一端耦合，所述第七电阻的另一端为所述第二电流补偿端。且在非辐射条件下，所述第五晶体管和所述第六晶体管的发射极电流相等。在辐射条件下，所述第五晶体管的漏电流增加量减去所述第六晶体管的漏电流增加量等于所述第二晶体管的漏电流增加量。第二电流镜，包括第二参考电流输入端、第二镜像电流输出端和第二偏置电压输入端。所述第二参考电流输入端通过所述第八电阻与所述第六晶体管的发射极耦合，所述第二镜像电流输出端与所述第二电流补偿端耦合。第二偏置电路，所述第二偏置电路与所述第二偏置电压输入端耦合，用于调节所述第二电流补偿端的电压。
优选的，所述第五晶体管的发射结面积减去所述第六晶体管的发射结面积等于所述第二晶体管的发射结面积。
优选的，所述第二电流镜包括：第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管。所述第七NMOS管的源极和所述第八NMOS管的源极均接地，所述第七NMOS管的栅极和漏极以及所述第八NMOS管的栅极均与所述第十NMOS管的源极耦合，所述第十NMOS管的漏极为所述第二参考电流输入端，所述第七NMOS管的漏极与所述第九NMOS管的源极耦合，所述第九NMOS管的漏极为所述第二镜像电流输出端，所述第九NMOS管的栅极和所述第十NMOS管的栅极相连、且作为所述第二偏置电压输入端，所述第二偏置电压输入端用于外接电源，以引入偏置电压使得所述第九NMOS管和所述第十NMOS管均工作在饱和区。
优选的，所述第二偏置电路包括：第十一NMOS管、第十二NMOS管、第五PMOS管和第九电阻。所述第五PMOS管的源极接电源端，所述第五PMOS管的栅极和漏极均与所述第十一NMOS管的漏极耦合，所述第十一NMOS管的栅极与所述第二偏置电压输入端耦合，所述第十二NMOS管的栅极和漏极均与所述第十一NMOS管的源极耦合，所述第十二NMOS管的源极通过所述第九电阻接地。
优选的，所述主体电路还包括：第一PMOS管、第二PMOS管、第三PMOS管、第一电阻、第二电阻、第三电阻和参考电阻。所述第一PMOS管、所述第二PMOS管以及所述第三PMOS管的源极均接电源端，所述第一PMOS管、所述第二PMOS管以及所述第三PMOS管的栅极均与所述运算放大器的输出端耦合，所述第一PMOS管的漏极以及所述第二电阻的一端均与所述反相输入端耦合，所述第二PMOS管的漏极以及所述第三电阻的一端均与所述同相输入端耦合，所述第二晶体管的发射极通过所述第一电阻与所述同相输入端耦合，同相输入端所述参考电阻的一端与所述第三PMOS管的漏极耦合，所述第二电阻、第三电阻以及所述参考电阻的另一端均接地，其中，所述第三PMOS管的漏极为带隙基准电压输出端。
本申请实施例提供的带隙基准电压产生装置，在主体电路的基础上设置了第一补偿电路和第二补偿电路，使得在辐射条件下，第一补偿电路为主体电路中运算放大器的反相输入端提供第一补偿电流，第二补偿电路为主体电路中运算放大器的同相输入端提供第二补偿电流，使得辐照前后反相输入端和同相输入端的电压保持不变。另外，还使得在非辐射条件下，第一补偿电路的第一电流补偿端的电压等于第一电压，第二电流补偿端的电压等于第二电压。这样就可以将辐射条件下第一晶体管和第二晶体管的基极漏电流增加量抽取出来，从而削弱了第一晶体管和第二晶体管的基极漏电流增加量对带隙基准电压的影响，提高了带隙基准的抗辐射性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种带隙基准电压产生装置的主体电路图；
图2为本发明实施例提供的一种主体电路的电路图；
图3为本发明实施例提供的另一种主体电路的电路图；
图4为本发明实施例提供的一种带隙基准电压产生装置的一种细化电路图。
具体实施方式
现有技术中，通用结构的带隙基准电路能够产生不随温度和电源电压变化的带隙基准电压，但不具有抗总剂量辐射的能力。当通用结构的带隙基准电路工作在辐射环境中时，辐射会诱发PN结导致三极管基极漏电流增加，电流增益下降，使得该带隙基准电路的带隙基准输出电压发生变化。鉴于此，本发明实施例通过提供一种带隙基准电压产生装置，解决了现有技术中由于受到总剂量辐射效应的影响，带隙基准电路输出的基准电压发生变化的技术问题，有效地提高了抗辐射性能。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，本发明实施例提供了一种带隙基准电压产生装置1。包括：主体电路10、第一补偿电路20和第二补偿电路30。
其中，所述主体电路10用于产生带隙基准电压。主体电路10包括运算放大器P、第一晶体管Q1和第二晶体管Q2。运算放大器P的反相输入端X与第一晶体管Q1的发射极耦合，运算放大器的同相输入端Y与所述第二晶体管Q2的发射极耦合。第一晶体管Q1和第二晶体管Q2的基极和集电极均接地。第二晶体管Q2的发射结面积是的第一晶体管Q1的发射结面积的n倍，n为大于或等于1的整数。在相同的辐射条件下，单位面积的第一晶体管Q1和单位面积的第二晶体管Q2的基极漏电流增加量相同。
本发明实施例中，第一晶体管Q1和第二晶体管Q2可以为PNP三极管、偏置在亚阈值区的PMOS管或锗-硅HBT器件。
本发明实施例中，主体电路10可以是现有的通用结构的带隙基准电路，通过主体电路10可以产生能够产生不随温度和电源电压变化的带隙基准电压。当然，由于该主体电路10本身不具有抗总剂量辐射的能力，在辐射环境下，独立的主体电路10所产生的带隙基准电压带有辐射产生的基极漏电流变化分量。需要说明的是，本发明中提到的独立的主体电路10是指不耦接第一补偿电路20和第二补偿电路30时的主体电路10，如图2所示。
具体的，作为本发明实施例中主体电路10的一种具体实施方式，如图2所示，除了运算放大器P、第一晶体管Q1和第二晶体管Q2之外，主体电路10还包括：第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一电阻R1、第二电阻R2、第三电阻R3和参考电阻Rref。第一PMOS管M1、第二PMOS管M2以及第三PMOS管M3的源极均接电源端VDD。第一PMOS管M1、第二PMOS管M2以及第三PMOS管M3的栅极均与运算放大器P的输出端耦合。第一PMOS管M1的漏极以及第二电阻R2的第一端均与运算放大器P的反相输入端X耦合，第二PMOS管M2的漏极以及第三电阻R3的一端均与运算放大器P的同相输入端Y耦合。第二晶体管Q2的发射极通过第一电阻R1与运算放大器P的同相输入端Y耦合。参考电阻Rref的一端与第三PMOS管M3的漏极耦合。第二电阻R2、第三电阻R3以及参考电阻Rref的另一端均接地。其中，第三PMOS管M3的漏极为带隙基准电压输出端Vout。
另外，作为本发明实施例中主体电路10的另一种具体实施方式，如图3所示，除了运算放大器P、第一晶体管Q1和第二晶体管Q2之外，主体电路10还包括：七个PMOS管M1′～M7′、一个NMOS管M8′、一个晶体管Q3′以及两个电阻R1′和R2′。其中，M1′、M3′、M5′和M7′的源极接电源端VDD′，M1′、M3′、M5′和M7′的栅极均与M7′的漏极耦合，M7′的漏极与M8′的漏极耦合，M8′的栅极与运算放大器P的输出端耦合。M1′的漏极与M2′的源极耦合，M2′的漏极与运算放大器P的反相输入端X耦合。M3′的漏极与M4′的源极耦合，M4′的漏极与运算放大器P的同相输入端Y耦合。第二晶体管Q2的发射极具体通过电阻R1′与运算放大器P的同相输入端Y耦合。M5′的漏极与M6′的源极耦合，M6′的漏极通过电阻R2′与Q3′的发射极耦合。Q3′的基极和集电极以及M8′的源极均接地。其中，M6′的漏极为带隙基准电压输出端Vout′。
当然，除了上述的两种实施方式外，主体电路10也可以是其他不具有抗总剂量辐射的能力的带隙基准电路。
如图1所示，第一补偿电路20的第一电流补偿端out1与主体电路10中运算放大器P的反相输入端X耦合。在非辐射条件下，第一电流补偿端out1的电压等于第一电压。在辐射条件下，第一补偿电路20用于为运算放大器P的反相输入端X提供第一补偿电流，使得运算放大器P的反相输入端X的电压等于第一电压，即使得反相输入端X的电压与辐照前保持一致。其中，上述第一补偿电流等于第一晶体管Q1在该辐射下的基极漏电流增加量，上述第一电压为非辐射条件下独立的主体电路10中运算放大器P的反相输入端X的电压。也就是说，在非辐射条件下，第一补偿电路20的第一电流补偿端out1没有电流流入运算放大器P的反相输入端X；在辐射条件下，第一补偿电路20提供的第一补偿电流从第一电流补偿端out1流入运算放大器P的反相输入端X，使得运算放大器P的反相输入端X的电压与辐照前保持一致。
作为本发明实施例中第一补偿电路20的一种具体实施方式，第一补偿电路20可以包括：第一漏电流生成电路21、第一电流镜22以及第一偏置电路23，如图4所示。
具体的，如图4所示，第一漏电流生成电路21包括第三晶体管Q3、第四晶体管Q4、第四电阻R4和第五电阻R5。第三晶体管Q3和第四晶体管Q4的基极和集电极均接电源端VDD。第四晶体管Q4的发射极与第五电阻R5的一端耦合，第五电阻R5的另一端即为上述的第一电流补偿端out1。在非辐射条件下，第三晶体管Q3和第四晶体管Q4的发射极电流相等。在辐射条件下，第四晶体管Q4的漏电流增加量减去第三晶体管Q3的漏电流增加量等于第一晶体管Q1的漏电流增加量。
本实施例中，第三晶体管Q3和第四晶体管Q4应采用与第一晶体管Q1相同类型的器件，以使得在相同的辐射条件下，单位面积的第一晶体管Q1、单位面积的第三晶体管Q3以及单位面积的第四晶体管Q4的基极漏电流增加量相同。例如，如图4所示，当第一晶体管Q1为PNP三极管时，第三晶体管Q3和第四晶体管Q4均为NPN三极管。当然，若第一晶体管Q1为偏置在亚阈值区的PMOS管或锗-硅HBT器件时，第三晶体管Q3和第四晶体管Q4也应该为相应类型的器件。因此，为了使得辐射条件下，第四晶体管Q4的漏电流增加量减去第三晶体管Q3的漏电流增加量等于第一晶体管Q1的漏电流增加量，第四晶体管Q4的发射结面积减去第三晶体管Q3的发射结面积应等于第一晶体管Q1的发射结面积。
本实施例中，第一电流镜22包括第一参考电流输入端、第一镜像电流输出端和第一偏置电压输入端。第一参考电流输入端通过第四电阻R4与第三晶体管Q3的发射极耦合，第一镜像电流输出端与第一电流补偿端out1耦合。需要说明的是，第一镜像电流输出端输出电流的大小和方向均与第一参考电流输入端输入的参考电流相同。也就是说，第一镜像电流输出端输出电流的大小和方向均与第三晶体管Q3的发射极电流相同。
作为一种实施方式，第一电流镜22可以为四个NMOS管组成的电流镜对管。如图4所示，第一电流镜22包括：第一NMOS管M7、第二NMOS管M8、第三NMOS管M11和第四NMOS管M12。第一NMOS管M7的源极和第二NMOS管M8的源极均接地，第一NMOS管M7的栅极和漏极以及第二NMOS管M8的栅极均与第三NMOS管M11的源极耦合，第三NMOS管M11的漏极即为第一电流镜22的第一参考电流输入端。第二NMOS管M8的漏极与第四NMOS管M12的源极耦合，第四NMOS管M12的漏极即为第一电流镜22的第一镜像电流输出端。第三NMOS管M11的栅极和第四NMOS管M12的栅极相连、且作为第一偏置电压输入端Vb1。该第一偏置电压输入端Vb1用于引入偏置电压，使得第三NMOS管M11和第四NMOS管M12均工作在饱和区。当然，第一电流镜22也可以为除了上述结构外的其他结构。
如图4所示，第一偏置电路23与上述的第一偏置电压输入端Vb1耦合，用于调节第一电流补偿端out1的电压，使得第一电流补偿端out1的电压等于第一电压。
如图4所示，作为一种实施方式，第一偏置电路23包括：第五NMOS管M13、第六NMOS管M14、第四PMOS管M15和第六电阻R6。第四PMOS管M15的源极接电源端VDD，第四PMOS管M15的栅极和漏极均与第五NMOS管M13的漏极耦合，第五NMOS管M13的栅极与上述的第一偏置电压输入端Vb1耦合。第六NMOS管M14的栅极和漏极均与第五NMOS管M13的源极耦合，第六NMOS管M14的源极通过第六电阻R6接地。此时，通过配置第六NMOS管M14的尺寸和第六电阻R6的大小即可以调节第一电流补偿端out1的电压。
本实施例中，第一偏置电压输入端Vb1可以外接电源。或者，在能够保证辐照前后第一电流补偿端out1的电压保持一致、且等于上述的第一电压的情况下，第一偏置电压输入端Vb1也可以连接到第五NMOS管M13的漏极，具体可以根据需要设置。需要说明的是，当第一偏置电压输入端Vb1外接电源时，一方面通过控制该电源的电压，使得第三NMOS管M11、第四NMOS管M12以及第五NMOS管M13工作在饱和区，另一方面也可以通过调节该电源的电压调节第一电流补偿端out1的电压，这样可以增加本发明实施例提供的带隙基准电压产生装置1的可调节性。
如图1所示，第二补偿电路30的第二电流补偿端out2与主体电路10中运算放大器P的同相输入端Y耦合。在非辐射条件下，第二电流补偿端out2的电压等于第二电压。在辐射条件下，第二补偿电路30用于为运算放大器P的同相输入端Y提供第二补偿电流，使得运算放大器P的同相输入端Y的电压等于第二电压，即使得同相输入端Y的电压与辐照前保持一致。其中，上述第二补偿电流等于第二晶体管Q2在该辐射下的基极漏电流增加量，上述第二电压为非辐射条件下独立的主体电路10中运算放大器P的同相输入端Y的电压。也就是说，在非辐射条件下，第二补偿电路30的第二电流补偿端out2没有电流流入运算放大器P的同相输入端Y；在辐射条件下，第二补偿电路30提供的第二补偿电流从第二电流补偿端out2流入运算放大器P的同相输入端Y，使得运算放大器P的同相输入端Y的电压与辐照前保持一致。
作为本发明实施例中第二补偿电路30的一种具体实施方式，第二补偿电路30包括：第二漏电流生成电路31、第二电流镜32以及第二偏置电路33，如图4所示。
具体的，如图4所示，第二漏电流生成电路31包括第五晶体管Q5、第六晶体管Q6、第七电阻R7和第八电阻R8。第五晶体管Q5和第六晶体管Q6的基极和集电极均接电源端VDD。第五晶体管Q5的发射极与第七电阻R7的一端耦合，第七电阻R7的另一端为上述的第二电流补偿端out2。且在非辐射条件下，第五晶体管Q5和第六晶体管Q6的发射极电流相等。在辐射条件下，第五晶体管Q5的漏电流增加量减去第六晶体管Q6的漏电流增加量等于第二晶体管Q2的漏电流增加量。
本实施例中，第五晶体管Q5和第六晶体管Q6也应采用与第二晶体管Q2相同类型的器件，以使得在相同的辐射条件下，单位面积的第二晶体管Q2、单位面积的第五晶体管Q5以及单位面积的第六晶体管Q6的基极漏电流增加量相同。例如，如图4所示，当第二晶体管Q2为PNP三极管时，第五晶体管Q5和第六晶体管Q6均为NPN三极管。当然，若第二晶体管Q2为偏置在亚阈值区的PMOS管或锗-硅HBT器件时，第五晶体管Q5和第六晶体管Q6也应该为相应类型的器件。因此，为了使得辐射条件下，第五晶体管Q5的漏电流增加量减去第六晶体管Q6的漏电流增加量等于第二晶体管Q2的漏电流增加量，第五晶体管Q5的发射结面积减去第六晶体管Q6的发射结面积应等于第二晶体管Q2的发射结面积。
本实施例中，第二电流镜32包括第二参考电流输入端、第二镜像电流输出端和第二偏置电压输入端。第二参考电流输入端通过第八电阻R8与第六晶体管Q6的发射极耦合，第二镜像电流输出端与第二电流补偿端out2耦合。需要说明的是，第二镜像电流输出端输出电流的大小和方向均与第二参考电流输入端输入的参考电流相同。也就是说，第二镜像电流输出端输出电流的大小和方向均与第六晶体管Q6的发射极电流相同。
作为一种实施方式，第二电流镜32也可以为四个NMOS管组成的电流镜对管。如图4所示，第二电流镜32包括：第七NMOS管M9、第八NMOS管M10、第九NMOS管M16和第十NMOS管M17。第七NMOS管M9的源极和第八NMOS管M10的源极均接地，第七NMOS管M9的栅极、第八NMOS管M10的栅极以及第八NMOS管M10的漏极均与第十NMOS管M17的源极耦合，第十NMOS管M17的漏极即为第二电流镜32的第二参考电流输入端。第七NMOS管M9的漏极与第九NMOS管M16的源极耦合，第九NMOS管M16的漏极即为第二电流镜32的第二镜像电流输出端。第九NMOS管M16的栅极和第十NMOS管M17的栅极相连、且作为第二偏置电压输入端Vb2。该第二偏置电压输入端Vb2用于引入偏置电压，使得第九NMOS管M16和第十NMOS管M17均工作在饱和区。当然，第二电流镜32也可以为除了上述结构外的其他结构。
第二偏置电路33与上述的第二偏置电压输入端Vb2耦合，用于调节第二电流补偿端out2的电压，使得第二电流补偿端out2的电压等于第二电压。
如图4所示，作为一种实施方式，第二偏置电路33可以包括：第十一NMOS管M18、第十二NMOS管M19、第五PMOS管M20和第九电阻R9。第五PMOS管M20的源极接电源端VDD，第五PMOS管M20的栅极和漏极均与第十一NMOS管M18的漏极耦合，第十一NMOS管M18的栅极与上述的第二偏置电压输入端Vb2耦合。第十二NMOS管M19的栅极和漏极均与第十一NMOS管M18的源极耦合，第十二NMOS管M19的源极通过第九电阻R9接地。此时，通过配置第十二NMOS管M19的尺寸和第九电阻R9的大小即可以调节第二电流补偿端out2的电压。
同理，第二偏置电压输入端Vb2可以外接电源。或者，在能够保证辐照前后第二电流补偿端out2的电压保持一致、且等于上述的第二电压的情况下，第二偏置电压输入端Vb2也可以连接到第十一NMOS管M18的漏极，具体可以根据需要设置。需要说明的是，当第二偏置电压输入端Vb2外接电源时，一方面通过控制该电源的电压，使得第九NMOS管M16和第十NMOS管M17以及第十一NMOS管M18工作在饱和区，另一方面也可以通过调节该电源的电压调节第二电流补偿端out2的电压，这样可以增加本发明实施例提供的带隙基准电压产生装置1的可调节性。
本发明实施例提供的带隙基准电压产生装置1，通过设置第一补偿电路20和第二补偿电路30，在辐射条件下分别为主体电路10中运算放大器P的反相输入端X和正相输入端Y提供第一补偿电流和第二补偿电流，削弱了第一晶体管Q1和第二晶体管Q2基极电流变化的影响，使得辐照前后运算放大器P的反相输入端X的电压保持不变、且等于第一电压以及同相输入端Y的电压也保持不变、且等于第二电压，从而得到稳定的带隙基准输出电压，实现了带隙基准电路级加固，有效地提高了带隙基准的抗辐射性能。
为了便于更清楚地说明本发明实施例提供的技术方案的原理，下面以图2所示的主体电路10为例，对独立的主体电路10中第一晶体管Q1和第二晶体管Q2受辐射产生的基极漏电流变化给带隙基准电压带来的影响进行说明。
图2所示的主体电路10为电流模式的带隙基准电路。电流模式的带隙基准电路主要是把电路产生的与绝对温度成正比(PTAT)的电流和与绝对温度成反比(CTAT)的电流按照一定的比例进行叠加，产生一个不随温度和电源电压变化的恒定电流，然后把这个恒定电流加载到参考电阻上得到一个不随温度和电源电压变化的基准电压。假设图2中第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的尺寸相同，且R2＝R3，得到IDM1＝IDM2＝IDM3。其中，IDM1为M1的漏极电流，IDM2为M2的漏极电流，IDM3为M3的漏极电流。运算放大器的反相输入端X的电压表示为VX，同相输入端Y的电压表示为VY，由于运放负反馈的作用，VX＝VY。第二晶体管Q2的发射结面积是第一晶体管Q1的发射结面积的n倍，此时，带隙基准电压输出端Vout输出的带隙基准电压VREF1为：
式(1)中，RREF1表示参考电阻Rref的电阻，VEBQ1表示第一晶体管Q1的发射极电压，VEBQ2表示第二晶体管Q2的发射极电压，VT表示热电压。
考虑总剂量辐射引起的双极型晶体管基极漏电模型，如图2所示，辐射引起晶体管的发射极-基极漏电流增加，但由于第一晶体管Q1和第二晶体管Q2的发射结面积不同，第一晶体管Q1和第二晶体管Q2的发射极电流增加的数值也不同。假设单位面积晶体管在辐射下增加的基极漏电流为ΔIB，则第一晶体管Q1增加的基极漏电流为n1·ΔIB，第一晶体管Q2增加的基极漏电流为n2·ΔIB，其中，n2:n1＝n:1。
假设经过辐射后双极型晶体管的集电极电流IC保持不变，则第一晶体管Q1和第二晶体管Q2的发射极-基极电压VEB＝VT×ln(IC/ISS)同样应该保持不变。但实际上由于第二晶体管Q2的发射极电流IR1＝(VEBQ1－VEBQ2)/R1的变化会影响第二晶体管Q2的发射极电压VEBQ2，经过辐射后第二晶体管Q2的漏电流会明显增加n2·ΔIB，导致IR1上升，VEBQ2降低。因此，第二晶体管Q2的集电极电流ICQ2会降低直到新的平衡点建立，变化的电流大小为ΔIBQ2-ΔICQ2＝n2·ΔIB-ΔICQ2。同理，辐射后第一晶体管Q1的漏电流也会增加n1·ΔIB，导致第一PMOS管M1的漏极电流IDM1上升，由于PMOS特性，VX＝VEBQ1降低。因此，第一晶体管Q1的集电极电流ICQ1会降低直到新的平衡点建立，变化的电流大小为ΔIBQ1-ΔICQ1＝n1·ΔIB-ΔICQ1，因此有：
式(2)中，VREF0为理想情况下，辐照前独立的主体电路10的带隙基准输出电压，ICQ20为辐照前第二晶体管Q2的集电极电流，IBQ20为辐照前第二晶体管Q2的基极电流，VEBQ10为辐照前第一晶体管Q1的发射极电压。式(3)中，VREF1为辐照下独立的主体电路10的带隙基准输出电压。
本发明发明人对比式(2)和式(3)发现，如果要消除总剂量辐射给带隙基准输出电压带来的影响，需要消除辐射条件下第一晶体管Q1和第二晶体管Q2基极漏电流的影响，使得辐照前后VX与VY的电压保持不变。因此，左边支路需要抽取电流大小为n1·ΔIB，右边支路需要抽取电流大小为n2·ΔIB。
下面将以图4所示的带隙基准电压产生装置1为示例，对本技术方案的实现原理进行说明。
在非辐射条件下，通过配置使得图4中第三晶体管Q3和第四晶体管Q4的发射极电流相等，通过四个NMOS管M7、M8、M11和M12组成的第一电流镜22，使得IDM7＝IEBQ3＝IDM8＝IEBQ4。其中，IDM7表示M7的漏极电流，IDM8表示M8的漏极电流，IEBQ3表示Q3的发射极电流，IEBQ4表示Q4的发射极电流。另外，通过M13、M14、M15与R6构成的第一偏置电路23将辐照之前A点的电位VA置于VA＝VX0。其中，A点表示第一电流补偿端out1，VX0表示辐照前独立的主体电路10中运算放大器P的反相输入端X处的电位。同理，IDM10＝IEBQ6＝IDM9＝IEBQ5，VB＝VY0。其中，IDM10表示M10的漏极电流，IDM9表示M9的漏极电流，IEBQ6表示Q6的发射极电流，IEBQ5表示Q5的发射极电流，B点表示第二电流补偿端out2，VY0表示辐照前独立的主体电路10中运算放大器P的同相输入端Y处的电位。这样在辐照前，就不会有电流从NPN三极管通路流入反相输入端X和同相输入端Y，Q4的发射极电流刚好等于下面的M12的漏极电流。这就可以避免将NPN三极管的电流分量引入X和Y点，从而避免NPN三极管的温度特性耦合到X与Y点导致带隙基准输出电压受到温度的影响。
另外，由于Q4的发射结面积减去Q3的发射结面积为Q1的发射结面积，且单位面积的Q1、Q2、Q3在相同的辐射条件下产生相同的基极电流变化量，因此，在辐射条件下，Q4的发射极电流就会比Q3的发射极电流大n1·ΔIB。且由于IDM11＝IDM7＝IDM8＝IDM12＝IEBQ3，因此，Q4的发射极电流就会比M12的漏极电流大n1·ΔIB。这样就会从X点处抽取n1·ΔIB大小的电流，刚好可以使得辐照前后IDM1电流保持不变，VX也保持不变。
同理，由于Q5的发射结面积减去Q6的发射结面积为Q2的发射结面积，且单位面积的Q2、Q5、Q6在相同的辐射条件下产生相同的基极电流变化量，因此，在辐射条件下，Q5的发射极电流就会比Q6的发射极电流大n2·ΔIB。且由于IDM17＝IDM10＝IDM9＝IDM16＝IEBQ6，因此，Q5的发射极电流就会比M16的漏极电流大n2·ΔIB。这样就会从Y点处抽取n2·ΔIB大小的电流，刚好可以使得辐照前后IDM2电流保持不变，VY也保持不变。
综上，由于辐照前后IDM1、IDM2、VX和VY均保持不变，因此带隙基准输出电压也保持不变，有效地提高了带隙基准的抗辐射性能。
需要说明的是，图4中的三极管采取与Q1完全相同的接法与配置，同时需保证各个三极管完全对称。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“耦合”、“连接”应做广义理解，例如，“连接”可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种带隙基准电压产生装置，其特征在于，包括：
主体电路，包括运算放大器、第一晶体管和第二晶体管，所述运算放大器的反相输入端与所述第一晶体管的发射极耦合，所述运算放大器的同相输入端与所述第二晶体管的发射极耦合，所述主体电路用于产生带隙基准电压；
第一补偿电路，所述第一补偿电路的第一电流补偿端与所述反相输入端耦合，在非辐射条件下，所述第一电流补偿端的电压等于第一电压，在辐射条件下，所述第一补偿电路用于为所述反相输入端提供第一补偿电流，所述第一补偿电流等于所述第一晶体管在该辐射下的漏电流增加量；
第二补偿电路，所述第二补偿电路的第二电流补偿端与所述同相输入端耦合，在非辐射条件下，所述第二电流补偿端的电压等于第二电压，在辐射条件下，所述第二补偿电路用于为所述同相输入端提供第二补偿电流，所述第二补偿电流等于所述第二晶体管在该辐射下的漏电流增加量；
其中，所述第一电压为非辐射条件下独立的所述主体电路中所述反相输入端的电压，所述第二电压为非辐射条件下独立的所述主体电路中所述同相输入端的电压。
2.如权利要求1所述的装置，其特征在于，所述第一补偿电路包括：
第一漏电流生成电路，包括第三晶体管、第四晶体管、第四电阻和第五电阻，所述第三晶体管和所述第四晶体管的基极和集电极均接电源端，所述第四晶体管的发射极与所述第五电阻的一端耦合，所述第五电阻的另一端为所述第一电流补偿端，且在非辐射条件下，所述第三晶体管和所述第四晶体管的发射极电流相等，在辐射条件下，所述第四晶体管的漏电流增加量减去所述第三晶体管的漏电流增加量等于所述第一晶体管的漏电流增加量；
第一电流镜，包括第一参考电流输入端、第一镜像电流输出端和第一偏置电压输入端，所述第一参考电流输入端通过所述第四电阻与所述第三晶体管的发射极耦合，所述第一镜像电流输出端与所述第一电流补偿端耦合；
第一偏置电路，所述第一偏置电路与所述第一偏置电压输入端耦合，用于调节所述第一电流补偿端的电压。
3.如权利要求2所述的装置，其特征在于，所述第四晶体管的发射结面积减去所述第三晶体管的发射结面积等于所述第一晶体管的发射结面积。
4.如权利要求2所述的装置，其特征在于，所述第一电流镜包括：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述第一NMOS管的源极和所述第二NMOS管的源极均接地，所述第一NMOS管的栅极和漏极以及所述第二NMOS管的栅极均与所述第三NMOS管的源极耦合，所述第三NMOS管的漏极为所述第一参考电流输入端，所述第二NMOS管的漏极与所述第四NMOS管的源极耦合，所述第四NMOS管的漏极为所述第一镜像电流输出端，所述第三NMOS管的栅极和所述第四NMOS管的栅极相连、且作为所述第一偏置电压输入端，所述第一偏置电压输入端用于引入偏置电压，使得所述第三NMOS管和所述第四NMOS管均工作在饱和区。
5.如权利要求2所述的装置，其特征在于，所述第一偏置电路包括：第五NMOS管、第六NMOS管、第四PMOS管和第六电阻，所述第四PMOS管的源极接电源端，所述第四PMOS管的栅极和漏极均与所述第五NMOS管的漏极耦合，所述第五NMOS管的栅极与所述第一偏置电压输入端耦合，所述第六NMOS管的栅极和漏极均与所述第五NMOS管的源极耦合，所述第六NMOS管的源极通过所述第六电阻接地。
6.如权利要求1所述的装置，其特征在于，所述第二补偿电路包括：
第二漏电流生成电路，包括第五晶体管、第六晶体管、第七电阻和第八电阻，所述第五晶体管和所述第六晶体管的基极和集电极均接电源端，所述第五晶体管的发射极与所述第七电阻的一端耦合，所述第七电阻的另一端为所述第二电流补偿端，且在非辐射条件下，所述第五晶体管和所述第六晶体管的发射极电流相等，在辐射条件下，所述第五晶体管的漏电流增加量减去所述第六晶体管的漏电流增加量等于所述第二晶体管的漏电流增加量；
第二电流镜，包括第二参考电流输入端、第二镜像电流输出端和第二偏置电压输入端，所述第二参考电流输入端通过所述第八电阻与所述第六晶体管的发射极耦合，所述第二镜像电流输出端与所述第二电流补偿端耦合；
第二偏置电路，所述第二偏置电路与所述第二偏置电压输入端耦合，用于调节所述第二电流补偿端的电压。
7.如权利要求6所述的装置，其特征在于，所述第五晶体管的发射结面积减去所述第六晶体管的发射结面积等于所述第二晶体管的发射结面积。
8.如权利要求6所述的装置，其特征在于，所述第二电流镜包括：第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管，所述第七NMOS管的源极和所述第八NMOS管的源极均接地，所述第七NMOS管的栅极和漏极以及所述第八NMOS管的栅极均与所述第十NMOS管的源极耦合，所述第十NMOS管的漏极为所述第二参考电流输入端，所述第七NMOS管的漏极与所述第九NMOS管的源极耦合，所述第九NMOS管的漏极为所述第二镜像电流输出端，所述第九NMOS管的栅极和所述第十NMOS管的栅极相连、且作为所述第二偏置电压输入端，所述第二偏置电压输入端用于引入偏置电压，使得所述第九NMOS管和所述第十NMOS管均工作在饱和区。
9.如权利要求6所述的装置，其特征在于，所述第二偏置电路包括：第十一NMOS管、第十二NMOS管、第五PMOS管和第九电阻，所述第五PMOS管的源极接电源端，所述第五PMOS管的栅极和漏极均与所述第十一NMOS管的漏极耦合，所述第十一NMOS管的栅极与所述第二偏置电压输入端耦合，所述第十二NMOS管的栅极和漏极均与所述第十一NMOS管的源极耦合，所述第十二NMOS管的源极通过所述第九电阻接地。
10.如权利要求1所述的装置，其特征在于，所述主体电路还包括：第一PMOS管、第二PMOS管、第三PMOS管、第一电阻、第二电阻、第三电阻和参考电阻，所述第一PMOS管、所述第二PMOS管以及所述第三PMOS管的源极均接电源端，所述第一PMOS管、所述第二PMOS管以及所述第三PMOS管的栅极均与所述运算放大器的输出端耦合，所述第一PMOS管的漏极以及所述第二电阻的一端均与所述反相输入端耦合，所述第二PMOS管的漏极以及所述第三电阻的一端均与所述同相输入端耦合，所述第二晶体管的发射极通过所述第一电阻与所述同相输入端耦合，所述参考电阻的一端与所述第三PMOS管的漏极耦合，所述第二电阻、第三电阻以及所述参考电阻的另一端均接地，其中，所述第三PMOS管的漏极为带隙基准电压输出端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711138757.7A CN107870648B (zh) | 2017-11-16 | 2017-11-16 | 带隙基准电压产生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711138757.7A CN107870648B (zh) | 2017-11-16 | 2017-11-16 | 带隙基准电压产生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107870648A CN107870648A (zh) | 2018-04-03 |
| CN107870648B true CN107870648B (zh) | 2019-10-29 |
Family
ID=61754247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711138757.7A Active CN107870648B (zh) | 2017-11-16 | 2017-11-16 | 带隙基准电压产生装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107870648B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10795395B2 (en) * | 2018-11-16 | 2020-10-06 | Ememory Technology Inc. | Bandgap voltage reference circuit capable of correcting voltage distortion |
| CN110908426B (zh) * | 2019-10-30 | 2022-04-22 | 西安空间无线电技术研究所 | 一种总剂量防护带隙基准源电路 |
| CN114690830B (zh) * | 2020-12-30 | 2024-03-29 | 晶晨半导体(上海)股份有限公司 | 带隙基准电路、开关电源及电源管理芯片 |
| CN113655841B (zh) * | 2021-08-18 | 2023-03-07 | 西安电子科技大学重庆集成电路创新研究院 | 一种带隙基准电压电路 |
| CN115454200B (zh) * | 2022-09-27 | 2024-01-19 | 思瑞浦微电子科技（苏州）股份有限公司 | 电压产生电路、漏电流补偿方法及芯片 |
| CN117784874B (zh) * | 2023-12-28 | 2024-10-01 | 电子科技大学 | 一种抗辐射亚阈值带隙基准电流源电路 |
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| CN206421257U (zh) * | 2016-12-22 | 2017-08-18 | 深圳市国微电子有限公司 | 一种抗噪声的带隙基准电路结构 |
-
2017
- 2017-11-16 CN CN201711138757.7A patent/CN107870648B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN107870648A (zh) | 2018-04-03 |
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| GR01 | Patent grant | ||
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