CN107851608A - 减低互连介电阻挡堆叠中陷阱引发的电容的方法 - Google Patents

减低互连介电阻挡堆叠中陷阱引发的电容的方法 Download PDF

Info

Publication number
CN107851608A
CN107851608A CN201680044373.6A CN201680044373A CN107851608A CN 107851608 A CN107851608 A CN 107851608A CN 201680044373 A CN201680044373 A CN 201680044373A CN 107851608 A CN107851608 A CN 107851608A
Authority
CN
China
Prior art keywords
transition zone
barrier layer
layer
etching stopping
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680044373.6A
Other languages
English (en)
Other versions
CN107851608B (zh
Inventor
任河
梅裕尔·B·奈克
曹勇
程亚娜
叶伟锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Priority to CN202210402704.6A priority Critical patent/CN115274549A/zh
Publication of CN107851608A publication Critical patent/CN107851608A/zh
Application granted granted Critical
Publication of CN107851608B publication Critical patent/CN107851608B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Geometry (AREA)

Abstract

本公开内容提供一种在基板上形成的互连及在基板上形成互连的方法。在一个实施方式中，在基板上形成互连的方法包括以下步骤：将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，及将蚀刻停止层沉积在过渡层上，其中该过渡层与该阻挡层共有共同元素，且其中该过渡层与该蚀刻停止层共有共同元素。

Description

减低互连介电阻挡堆叠中陷阱引发的电容的方法
技术领域
本公开内容的实施方式一般地涉及在基板上形成互连的方法，且尤其是，涉及以互连的层之间经改善的键形成互连。
背景技术
可靠地生产次半微米和更小的特征是对于下一代超大型集成电路(VLSI)和特大型集成电路(ULSI)半导体器件的关键技术挑战之一。然而，随着电路技术的限制被推动，VLSI和ULSI技术的尺寸缩小已在处理能力上有额外的需求。在基板上可靠地形成栅极结构对于VLSI和ULSI的成功是重要的且对持续努力增加电路密度和单个基板和裸片(die)的品质是重要的。
随着电路密度为下一代器件而增加，互连的宽度，诸如通孔、沟槽、接触件、栅极结构和其它特征及它们之间的介电材料之类的宽度，减小到45nm和32nm的尺寸，然而随着这些特征的深宽比增加的结果，介电层的厚度实质上保持恒定。为了能够制造下一代器件和结构，半导体晶片的三维(3D)堆叠常常用于改进晶体管的性能。通过以三维方式布置晶体管，而不是以传统的二维方式，多个晶体管可彼此非常接近地放置在集成电路(IC)中。半导体晶片的三维(3D)堆叠减少线长度并保持低配线延迟。在制造三维(3D)堆叠的半导体晶片中，阶梯状结构通常用于允许多个互连结构设置于其上，而形成高密度的垂直晶体管器件。
因此，对于用于形成互连以继续降低制造成本、存储器单元尺寸及集成电路的功率消耗的方法是有需求的。
发明内容
在一个实施方式中，本文公开在基板上形成互连的方法。该方法包括将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，及将蚀刻停止层沉积在过渡层上，其中该过渡层与该阻挡层共有共同元素，且其中该过渡层与该蚀刻停止层共有共同元素。
在另一个实施方式中，本文公开在基板上形成互连的方法。该方法包括将阻挡层沉积在基板上，将过渡层沉积在阻挡层上，将蚀刻停止层沉积在过渡层上，及处理阻挡层和过渡层之间的界面，使得阻挡层和过渡层共有共同元素。
在一个实施方式中，本文公开一种在基板上形成的互连。该互连包括在基板上的阻挡层、在该阻挡层上的过渡层和在该过渡层上的蚀刻停止层，其中过渡层与阻挡层共有共同元素，且其中过渡层与蚀刻停止层共有共同元素。
附图说明
以上简要概述的本公开内容的详述特征能够被具体理解的方式、以及本公开内容的更特定描述，可以通过参照实施方式而获得，实施方式中的一些实施方式绘示于附图中。
图1根据一个实施方式图示适合用于溅射沉积材料的示例性物理气相沉积腔室。
图2是根据一个实施方式图解了在基板上形成互连的方法的流程图。
图3A-3C图示在图2中方法的数个时段在基板上形成的互连。
图4根据一个实施方式绘示了在基板上形成互连的方法。
图5A-5B图示在图4中方法的数个时段在基板上形成的互连。
图6根据一个实施方式图示用于在基板上形成互连的处理系统。
为了便于理解，尽可能地，使用了相同的附图标号指示附图中共通的相同元件。考虑到，一个实施方式中的元件与特征在没有进一步地描述下可有益地运用于其它实施方式中。
然而，应当注意，附图仅绘示本公开内容的典型实施方式，因而不应视为对本发明的范围的限制，因为本公开内容可允许其他等同有效的实施方式。
具体实施方式
图1根据一个实施方式图示适合用于溅射沉积材料的示例性物理气相沉积(PVD)腔室100。适合的PVD腔室的实例包括Plus及SIPPVD处理腔室，皆可自加州圣克拉拉的应用材料公司购得。可以预期，可自其它制造商取得的处理腔室也可适于执行本发明所述的实施方式。
图1是根据一个实施方式的处理腔室100的示意性截面图。处理腔室100具有上侧壁102、下侧壁103及盖部分104，上侧壁102、下侧壁103及盖部分104界定主体105，主体105包围主体105的内部空间106。配接器板107可设置在上侧壁102和下侧壁103之间。诸如基座108的基板支撑件设置在处理腔室100的内部空间106中。基板输送口109形成在下侧壁103中，以用于将基板输送进出内部空间106。
气源110耦接至处理腔室100，以将处理气体供应至内部空间106。在一个实施方式中，处理气体可包括惰性气体、非活性气体及活性气体(如果需要的话)。泵送装置112耦接至处理腔室100而与内部空间106连通，以控制内部空间106的压力。
盖部分104可支撑溅射源114，例如靶。溅射源114可耦接至源组件116，源组件116包括用于溅射源114的电源117。可邻近溅射源114而耦接一组磁体119，这在处理期间提高来自溅射源114的高效溅射材料。
额外的RF功率源180亦可通过基座108耦接至处理腔室100，以提供溅射源114和基座108之间所需的偏压功率。
准直器118可定位在溅射源114和基座108之间的内部空间106中。屏蔽管120可接近准直器118和盖部分104的内部。屏蔽环126可设置在腔室100中且邻近于屏蔽管120。
处理腔室100可进一步包括灯150，灯150提供可见光或近可见光波长的光学和/或辐射能，诸如在红外线(IR)和/或紫外线(UV)波长范围内。
控制器190耦接至处理腔室100。控制器190包括中央处理器(CPU)192、存储器194和支援电路196。控制器190用于控制处理顺序，调节来自气源110的气流进入处理腔室100和控制溅射源114的离子撞击。CPU 192可为可在工业装置中使用的任意形式的通用计算机处理器。软件子程序可以储存在存储器194中，诸如随机存取存储器、唯读存储器、软盘或硬盘驱动，或其他的数字存储格式。支援电路196传统上与CPU 192耦接且可包括快取、时脉电路、输入/输出子系统、电源及类似物。当CPU 192执行软件子程序时，软件子程序将CPU 192转换为特定用途计算机(控制器)190，其控制处理腔室100，使得根据本公开内容实施工艺。软件子程序亦可由第二控制器(未示出)储存和/或执行，第二控制器位于腔室的远端。
图2是图解了在基板上形成互连的方法200的一个实施方式的流程图。图3A-3D图示图2的方法200的不同阶段的基板的截面图。方法200由方块202处将阻挡层302沉积在基板300上开始。图3A描绘上面沉积有阻挡层302的基板300。可通过等离子体增强化学气相沉积(PECVD)、物理气相沉积、ALD或其他合适的工艺来沉积阻挡层302。可使用硅基前驱物来沉积阻挡层。阻挡层302可以是介电层。例如，阻挡层302可以是氧化硅层或氮化硅层，或类似物。
在方块204处，将过渡层304沉积在阻挡层302上，如图3B所示。可通过PECVD、PVD或其它合适的工艺来沉积过渡层304。
在方块206处，蚀刻停止层306沉积在过渡层304之上，如图3C所示。可通过PECVD、PVD或其它合适的工艺来沉积蚀刻停止层306。蚀刻停止层306可以是金属介电层，诸如氧化铝、氮氧化铝、氮化铝、氧化钽、氮化钽、氮氧化钽、氧化钛、氮化钛、氮氧化钛或其他合适的金属介电层。
过渡层304经构造成通过减少阻挡层302和蚀刻停止层306之间的边缘电容来最小化电容损失(capacitance penalty)。因为过渡层304既与阻挡层302还与蚀刻停止层306共有类似元素，所以阻挡层302和蚀刻停止层306之间的边缘电容减少。过渡层304和阻挡层302之间共有的元素允许在过渡层304和阻挡层302之间形成共价键。类似地，过渡层304和蚀刻停止层306之间共有的元素允许在过渡层304和蚀刻停止层306之间形成共价键。过渡层304和蚀刻停止层306之间形成的共价键及过渡层304和阻挡层302之间形成的共价键有助于使悬挂缺陷饱和，这有助于减低陷阱态(trap state)。
图4图示在基板上形成互连的方法400的一个实施方式。图5A-5D图示图4的方法400的不同阶段的基板的截面图。
图5A描绘具有阻挡层502沉积在基板500上的基板500。可通过PECVD、PVD或其它合适的工艺来沉积阻挡层502。阻挡层502可以是介电层。例如，阻挡层502可以是氧化硅层、氮化硅层或类似物。
在方块404处，蚀刻停止层504沉积在阻挡层502之上，如图5B所示。可通过PECVD、PVD或其它合适的工艺来沉积蚀刻停止层504。蚀刻停止层504可以是金属介电层，诸如氧化铝、氮氧化铝、氮化铝、氧化钽、氮化钽、氮氧化钽、氧化钛、氮化钛、氮氧化钛或其他合适的金属介电层。
于阻挡层502和蚀刻停止层504之间界定界面506。在方块406处，处理阻挡层502和蚀刻停止层504之间界定的界面506，使得阻挡层502和蚀刻停止层504共有共同元素。在一个实施方式中，界面506可经历预处理工艺。在预处理工艺期间，以与待沉积在阻挡层502上的蚀刻停止层504共有的元素掺杂阻挡层502。在另一个实施方式中，界面506可经历后处理工艺。在后处理工艺期间，可使用小分子渗透方法而将介电层和蚀刻停止层的表面以共同元素掺杂。小分子渗透方法包括形成气体(N2/H2)退火、氢气退火和氢等离子体处理。小分子大小的氢具有穿透堆叠及将蚀刻停止层和介电阻挡层的表面缝合(stitch)在一起的能力。
图6图示多腔室处理系统600。处理系统600可包括负载锁定腔室602、604、机器人606、输送腔室608、处理腔室610、612、614、616、618、628及控制器620。负载锁定腔室602、604允许基板(未示出)输送进出处理系统600。负载锁定腔室602、604可以抽空引入处理系统600的基板以保持真空密封。机器人606可将基板于负载锁定腔室602、604和处理腔室610、612、614、616、618及628之间输送。机器人606亦可将基板于负载锁定腔室602、604和传送腔室608之间输送。
每个处理腔室610、612、614、616、518和528可经配备而执行多个基板操作，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积、蚀刻、预清洁、除气(de-gas)、加热、定向或其它基板工艺。此外，每个处理腔室610、612、614、616、618和628可经配备来沉积氧化层、第一粘合层、金属层或第二粘合层。
控制器620可经构造以操作处理系统600的所有情形，诸如图1和图3中公开的方法。例如，控制器620可经构造以控制在基板上形成金属互连的方法。控制器620包括可程序化中央处理器(CPU)622，其可与存储器624和大容量存储设备、输入控制单元和显示单元(未示出)(诸如电源、时钟、快取、输入/输出(I/O)电路和衬垫)一起操作，其耦接至处理系统的各个元件，以利于控制基板处理。控制器620亦包括用于通过处理系统600中的传感器监控基板处理的硬件，传感器包括监控前驱物、处理气体及净化气体流动的传感器。测量系统诸如基板温度、腔室大气压力之类的参数()的其他传感器亦可提供信息给控制器620。
为了利于控制上述处理系统600，CPU 622可为可在工业装置中用于控制各式腔室与副处理器的任意形式的通用电脑处理器，诸如可程序化逻辑控制器(PLC)。存储器624耦接至CPU 622且存储器624为非暂态且可为一或多个容易取得的存储器，诸如随机存取存储器(RAM)、唯读存储器(ROM)、软盘驱动、硬盘或任何其他的数字储存格式，本地端的或是远端的。支援电路626与CPU 622耦接而用传统方式支援处理器。带电物质的产生、加热和其他处理一般储存在存储器624，通常作为软件子程序。软件子程序亦可由第二CPU(未示出)储存和/或执行，第二CPU位于CPU 622控制的硬件的远端。
存储器624以计算机可读取储存媒介媒介为形式，其包含指令，当由CPU622执行这些指令时，利于处理系统600的操作。存储器624中的指令以程序产品为形式，诸如执行本公开内容的方法的程序。该程序码可符合多个不同程序语言中的任何一种。在一个实例中，可将本公开内容实施为储存在电脑可读取储存媒介上的程序产品而和电脑系统一起使用。程序产品的程序界定实施方式(包括本文所述的方法)的功能。示例性的电脑可读取储存媒介包括但不限于：(i)信息可永久储存于其上的不可写入的储存媒介(例如电脑内的唯读存储器装置，诸如CD-ROM驱动可读取的CD-ROM盘、快闪存储器、ROM芯片或任何类型的固态非易失性半导体存储器)；和(ii)可改写信息储存于其上的可写入储存媒介(例如磁盘驱动或硬盘驱动内的软盘或任何类型的固态随机存取半导体存储器)。当这些电脑可读取储存媒介承载指向本发明所述的方法功能的电脑可读取指令时，这些电脑可读取储存媒介为本公开内容的实施方式。
实例一
可使用图6所述的处理系统和图1所述的PVD腔室实施以下实例。将基板输送至第一处理腔室以用于阻挡层的沉积。第一处理腔室是PECVD腔室。沉积在基板上的阻挡层是SiOC阻挡层。可用硅基前驱物以原位等离子体氧化(例如CO2等离子体)和/或氮化(例如NH3等离子体)于以2-20Torr操作的PECVD腔室中沉积阻挡层。
机器人将上面沉积有阻挡层的基板输送至第二处理腔室以用于过渡层的沉积。第二处理腔室是PECVD处理腔室。过渡层经构造以通过降低介电层和蚀刻停止层之间的边缘电容来最小化电容损失。过渡层由既与已沉积的阻挡层还与待沉积的蚀刻停止层共有的共同元素的材料制成。在此实例中的过渡层为SiCN。
机器人将上面沉积有阻挡层和过渡层的基板输送至第三处理腔室，以用于蚀刻停止层的沉积。第三处理腔室可以是PVD处理腔室。蚀刻停止层由与过渡层的材料共有元素的材料制成。在此实例中，蚀刻停止层为AlN。可在脉冲DC模式下以500W至4kW的靶源功率、1-15mTorr的腔室压力、0-400W的夹盘偏压和用以调节薄膜组成的氮气馈送在5-150sccm下并且用于密度调节的夹盘温度范围在室温至400℃温度来沉积AlN。
因为过渡层SiCN与阻挡层SiOC共有元素Si，且因为过渡层SiCN与蚀刻停止层AlN共有元素N，所以在这些层之间形成共价键。共价键有助于使悬挂缺陷饱和，这有助于陷阱态降低。
实例二
可使用图6所述的处理系统和图1所述的PVD腔室实施以下实例。将基板输送至第一处理腔室以用于阻挡层的沉积。第一处理腔室是PECVD腔室。沉积在基板上的阻挡层是SiOC阻挡层。
机器人将上面沉积有阻挡层的基板输送至第二处理腔室。第二处理腔室可以是可用电容耦合或电感耦合的远端或原位等离子体处理腔室。阻挡层SiOC可经历预处理工艺。可使用NH3等离子体来处理阻挡层的表面以用于氮化。将腔室维持在300℃-400℃的温度，2-4Torr的压力下，具有100-800W的等离子体功率，及1-60％的NH3浓度。阻挡层的预处理产生良好品质的SiOC阻挡层与随后的AlN蚀刻停止层之间的界面。
机器人将具有经历了预处理过程的阻挡层的基板输送至第三处理腔室，以用于蚀刻停止层的沉积。第三处理腔室可以是PVD处理腔室。蚀刻停止层由与过渡层的材料共有元素的材料制成。在此实例中，蚀刻停止层为AlN。以NH3预处理阻挡层SiOC，允许共同元素N存在于与蚀刻停止层AlN的界面，使得可于这些层之间形成共价键。共价键有助于使悬挂缺陷饱和，这有助于陷阱态降低。
实例三
可使用图6所述的处理系统和图1所述的PVD腔室实施以下实例。将基板输送至第一处理腔室以用于阻挡层的沉积。第一处理腔室是PECVD腔室。沉积在基板上的阻挡层是SiOC阻挡层。
机器人将上面沉积有阻挡层和过渡层的基板输送至第二处理腔室，以用于蚀刻停止层的沉积。第二处理腔室可以是PVD处理腔室。蚀刻停止层由与过渡层的材料共有元素的材料制成。在此实例中，蚀刻停止层为AlN。
机器人将上面沉积有阻挡层和蚀刻停止层的基板输送至第三处理腔室，以用于后处理工艺。将小分子渗透方法用于后处理过程。小分子渗透方法包括形成气体退火(N2/H2)、氢气退火、氢等离子体处理。小分子具有穿透堆叠及将蚀刻停止层和介电阻挡层表面缝合在一起的能力。可在200°-400℃的温度、4-10％的氢浓度下实施形成气体退火。在50-1000W的等离子体功率、100℃-400℃的温度、5-100％的H2浓度下完成氢基等离子体处理。
以小分子渗透后处理阻挡层SiOC和蚀刻停止层AlN，允许共同元素N存在于与蚀刻停止层AlN的界面，使得可于这些层之间形成共价键。共价键有助于使悬挂缺陷饱和，这有助于陷阱态降低。
虽然前述针对本公开内容的实施方式，但在不背离本发明基本范围的情况下可设计本公开内容的其他与进一步的实施方式，且本发明的范围由随附的权利要求书确定。

Claims (15)

1.一种在基板上形成的互连，包括：
阻挡层，所述阻挡层在所述基板上；
过渡层，所述过渡层在所述阻挡层上；和
蚀刻停止层，所述蚀刻停止层在所述过渡层上，其中所述过渡层与所述阻挡层共有第一共同元素，且其中所述过渡层与所述蚀刻停止层共有第二共同元素。
2.如权利要求1所述的互连，其中所述阻挡层由硅基前驱物形成。
3.如权利要求1所述的互连，其中所述蚀刻停止层是由金属介电材料形成。
4.如权利要求1所述的互连，其中所述过渡层和所述阻挡层之间共有的所述第一共同元素形成所述过渡层和所述阻挡层之间的第一共价键，及所述过渡层和所述蚀刻停止层之间共有的所述第二共同元素形成所述过渡层和所述蚀刻停止层之间的第二共价键。
5.如权利要求4所述的互连，其中所述第一共价键和所述第二共价键有助于使所述过渡层与所述蚀刻停止层之间及所述过渡层与所述阻挡层之间的悬挂缺陷饱和。
6.如权利要求1所述的互连，其中所述阻挡层由SiOC形成，所述过渡层由SiCN形成，且所述蚀刻停止层由AlN形成。
7.一种在基板上形成互连的方法，所述方法包括以下步骤：
将阻挡层沉积在所述基板上；
将过渡层沉积在所述阻挡层上；和
将蚀刻停止层沉积在所述过渡层上，其中所述过渡层与所述阻挡层共有第一共同元素，且其中所述过渡层与所述蚀刻停止层共有第二共同元素。
8.如权利要求7所述的方法，其中使用硅基前驱物来沉积所述阻挡层。
9.如权利要求7所述的方法，其中所述蚀刻停止层由金属介电材料形成。
10.如权利要求7所述的方法，其中所述过渡层经构造以降低所述阻挡层和所述蚀刻停止层之间的所述边缘电容。
11.如权利要求7所述的方法，其中所述过渡层和所述阻挡层之间共有的所述第一共同元素形成所述过渡层和所述阻挡层之间的第一共价键，及所述过渡层和所述蚀刻停止层之间共有的所述第二共同元素形成所述过渡层和所述蚀刻停止层之间的第二共价键。
12.如权利要求11所述的方法，其中所述第一共价键和所述第二共价键有助于使所述过渡层与所述蚀刻停止层之间及所述过渡层与所述阻挡层之间的悬挂缺陷饱和。
13.如权利要求7所述的方法，其中所述阻挡层由SiOC形成，所述过渡层由SiCN形成，及所述蚀刻停止层由AlN形成。
14.一种在基板上形成互连的方法，所述方法包括以下步骤：
将阻挡层沉积在所述基板上；
将蚀刻停止层沉积在所述阻挡层上；和
处理所述阻挡层和所述蚀刻停止层之间的界面，使得所述阻挡层和所述蚀刻停止层共有共同元素。
15.如权利要求14所述的方法，其中处理所述阻挡层和所述过渡层之间的所述界面，使得所述阻挡层和所述过渡层共有共同元素的步骤包括以下步骤：
在沉积所述蚀刻停止层之前，以与所述蚀刻停止共有的元素掺杂所述阻挡层。
CN201680044373.6A 2015-07-01 2016-06-28 减低互连介电阻挡堆叠中陷阱引发的电容的方法 Active CN107851608B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210402704.6A CN115274549A (zh) 2015-07-01 2016-06-28 减低互连介电阻挡堆叠中陷阱引发的电容的方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562187582P 2015-07-01 2015-07-01
US62/187,582 2015-07-01
US15/186,436 2016-06-18
US15/186,436 US10170299B2 (en) 2015-07-01 2016-06-18 Method to reduce trap-induced capacitance in interconnect dielectric barrier stack
PCT/US2016/039881 WO2017004075A1 (en) 2015-07-01 2016-06-28 Method to reduce trap-induced capacitance in interconnect dielectric barrier stack

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210402704.6A Division CN115274549A (zh) 2015-07-01 2016-06-28 减低互连介电阻挡堆叠中陷阱引发的电容的方法

Publications (2)

Publication Number Publication Date
CN107851608A true CN107851608A (zh) 2018-03-27
CN107851608B CN107851608B (zh) 2022-04-19

Family

ID=57609109

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202210402704.6A Pending CN115274549A (zh) 2015-07-01 2016-06-28 减低互连介电阻挡堆叠中陷阱引发的电容的方法
CN201680044373.6A Active CN107851608B (zh) 2015-07-01 2016-06-28 减低互连介电阻挡堆叠中陷阱引发的电容的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202210402704.6A Pending CN115274549A (zh) 2015-07-01 2016-06-28 减低互连介电阻挡堆叠中陷阱引发的电容的方法

Country Status (5)

Country Link
US (2) US10170299B2 (zh)
KR (1) KR102618827B1 (zh)
CN (2) CN115274549A (zh)
TW (1) TWI692061B (zh)
WO (1) WO2017004075A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020190441A1 (en) * 2019-03-19 2020-09-24 Applied Materials, Inc. Hydrophobic and icephobic coating
JP7465287B2 (ja) 2019-06-08 2024-04-10 アプライド マテリアルズ インコーポレイテッド 自己形成バリア層を備えた低誘電率誘電体

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000074613A (ko) * 1999-05-24 2000-12-15 윤종용 실리콘-메틸 결합을 함유하는 절연층을 포함하는 다층 구조의 절연막 및 그 형성방법
JP2005257474A (ja) * 2004-03-11 2005-09-22 Nippon Soken Inc 容量式湿度センサ及びその製造方法
CN1812074A (zh) * 2004-12-08 2006-08-02 三星电子株式会社 形成互连结构和半导体器件的方法
CN101976658A (zh) * 2010-09-29 2011-02-16 上海集成电路研发中心有限公司 钝化层及其制造方法
US20120122312A1 (en) * 2010-11-17 2012-05-17 King Sean W Methods for forming planarized hermetic barrier layers and structures formed thereby
US20140264903A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US20140264874A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-Migration Barrier for Cu Interconnect

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002202A (en) * 1996-07-19 1999-12-14 The Regents Of The University Of California Rigid thin windows for vacuum applications
US6528423B1 (en) * 2001-10-26 2003-03-04 Lsi Logic Corporation Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material
US20040152239A1 (en) * 2003-01-21 2004-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Interface improvement by electron beam process
US20100200995A1 (en) * 2007-07-09 2010-08-12 Freeescale Semiconductor, Inc Coupling layer composition for a semiconductor device, semiconductor device, method of forming the coupling layer, and apparatus for the manufacture of a semiconductor device
US8357608B2 (en) * 2010-08-09 2013-01-22 International Business Machines Corporation Multi component dielectric layer
CN102877041B (zh) * 2011-07-14 2014-11-19 中国科学院微电子研究所 薄膜沉积方法以及半导体器件制造方法
US8779600B2 (en) 2012-01-05 2014-07-15 International Business Machines Corporation Interlevel dielectric stack for interconnect structures
JP2014072428A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体結晶基板の製造方法、半導体装置の製造方法、半導体結晶基板及び半導体装置
US9142450B2 (en) 2013-03-08 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9941156B2 (en) * 2015-04-01 2018-04-10 Qualcomm Incorporated Systems and methods to reduce parasitic capacitance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000074613A (ko) * 1999-05-24 2000-12-15 윤종용 실리콘-메틸 결합을 함유하는 절연층을 포함하는 다층 구조의 절연막 및 그 형성방법
JP2005257474A (ja) * 2004-03-11 2005-09-22 Nippon Soken Inc 容量式湿度センサ及びその製造方法
CN1812074A (zh) * 2004-12-08 2006-08-02 三星电子株式会社 形成互连结构和半导体器件的方法
CN101976658A (zh) * 2010-09-29 2011-02-16 上海集成电路研发中心有限公司 钝化层及其制造方法
US20120122312A1 (en) * 2010-11-17 2012-05-17 King Sean W Methods for forming planarized hermetic barrier layers and structures formed thereby
US20140264903A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US20140264874A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-Migration Barrier for Cu Interconnect

Also Published As

Publication number Publication date
WO2017004075A1 (en) 2017-01-05
US20190189433A1 (en) 2019-06-20
US20170005041A1 (en) 2017-01-05
US10546742B2 (en) 2020-01-28
KR20180015270A (ko) 2018-02-12
TWI692061B (zh) 2020-04-21
CN115274549A (zh) 2022-11-01
TW201711134A (zh) 2017-03-16
US10170299B2 (en) 2019-01-01
CN107851608B (zh) 2022-04-19
KR102618827B1 (ko) 2023-12-28

Similar Documents

Publication Publication Date Title
TWI624860B (zh) 含氧之陶瓷硬遮罩及相關濕式清潔
US10056264B2 (en) Atomic layer etching of GaN and other III-V materials
TWI699880B (zh) 用來在基板上形成磁穿隧接面結構的薄膜堆疊體
TW202117931A (zh) 間隙填充沉積製程
US20090035927A1 (en) Method of forming dielectric layers on a substrate and apparatus therefor
US10256144B2 (en) Process integration approach of selective tungsten via fill
TW201532139A (zh) 使用遠端電漿源以凹陷超低ｋ介電質
US20230093011A1 (en) Atomic layer etching of molybdenum
JP2015524020A (ja) Ｌｅｄ製造のためのｐｖｄ緩衝層
CN101715602A (zh) 成膜方法和成膜装置
US10892161B2 (en) Enhanced selective deposition process
US11355391B2 (en) Method for forming a metal gapfill
JP2007115797A (ja) 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体
CN102918633A (zh) 成膜方法和成膜装置
JP6211893B2 (ja) エッチング処理方法及び基板処理装置
TWI608536B (zh) Etching method and memory medium
US10141195B2 (en) Substrate processing method
CN107851608A (zh) 减低互连介电阻挡堆叠中陷阱引发的电容的方法
KR102093551B1 (ko) 티타늄 실리사이드 영역을 형성하는 방법
JP2010192467A (ja) 被処理体の成膜方法及び処理システム
US9637819B2 (en) Methods for preferential growth of cobalt within substrate features
TW200820326A (en) Gas delivering system for in situ thermal treatment and thin film deposition and use of the same
US20230010568A1 (en) Methods and apparatus for selective etch stop capping and selective via open for fully landed via on underlying metal
KR20210035218A (ko) 기판을 처리하는 방법, 처리 장치, 및 처리 시스템
JP2005310819A (ja) 半導体製造装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant