CN107799594A - 半导体元件 - Google Patents
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Abstract
本发明公开一种半导体元件，其包括一基底、二掺杂区、一栅极以及一间隙壁。基底包括一主动区，且掺杂区设置于基底的主动区内。栅极设置于基底表面并位于主动区内，在平行于基底表面的第一方向上，栅极位于两掺杂区之间，且栅极内包括多个开孔。一部分的间隙壁覆盖栅极的侧壁，而另一部分的间隙壁填入栅极的开孔中。
Description
技术领域
本发明涉及一种半导体元件，尤其是涉及一种栅极具有开孔的高压(highvoltage，HV)或中压(MV)的半导体元件。
背景技术
传统的高压晶体管一般具有较高的工作电压，为了避免热载流子效应(HotElectron Effect)所造成的问题，通常会将高压晶体管设计成具有较长的通道长度(channel length)，又为了解决较长的通道长度造成晶体管的饱和电流(Idsat)变低的问题，另发展出将高压晶体管的栅极宽度加宽以调大整体饱和电流。然而，在通道长度与宽度都加宽的设计下，即表示元件的整体面积都增加，使得元件的面积妥善利用指标变差。综上，如何同时兼顾元件的面积妥善利用指标以及热载流子问题，实为业界目前努力的目标。
发明内容
本发明的目的之一在于提供一种半导体元件，其中本发明的半导体元件的栅极具有开孔，使得半导体元件能可在不增大主动区面积的情形下，维持热载流子的原本水准，并进一步提升饱和电流。另一方面，本发明也能使得半导体元件在维持饱和电流的大小下将面积进一步缩小。
本发明的实施例提供一种半导体元件，其包括一基底、二掺杂区、一栅极以及一间隙壁。其中，该基底包括一主动区，且该多个掺杂区设置于该基底的主动区内。该栅极设置于该基底表面并位于该主动区内，在平行于该基底表面的一第一方向上，该栅极位于该多个掺杂区之间，且该栅极内包括多个开孔。该间隙壁的其中一部分覆盖该栅极的侧壁，而该间隙壁的另一部分填入该栅极的该多个开孔中。
附图说明
图1为本发明半导体元件的第一实施例的俯视示意图；
图2为图1所示半导体元件沿着剖面线1-1’的局部剖面示意图；
图3为本发明半导体元件的第一实施例的电流-电压特性曲线示意图；
图4为本发明半导体元件第一实施例的第一变化实施例的俯视示意图；
图5为本发明半导体元件第一实施例的第二变化实施例的俯视示意图；
图6为本发明半导体元件的第二实施例的俯视示意图；
图7为图6所示半导体元件沿着剖面线2-2’的局部剖面示意图；
图8为图6所示半导体元件沿着剖面线3-3’的局部剖面示意图；
图9为图6所示半导体元件沿着剖面线4-4’的局部剖面示意图。
符号说明
1A、1B、1C、2 半导体元件
10 第一直行
20 第二直行
100 基底
102 掺杂区
104 栅极
106 间隙壁
108 开孔
110 栅极介电层
112、120 掺杂阱
114 接触插塞
116 层间介电层
118 隔离结构
AA 主动区
D1 第一方向
D2 第二方向
Id 漏极电流
L1、L2 长度
S1、S2 间距
Vd 漏极电压
Vg1、Vg2、Vg3、Vg4 栅极电压
W1、W2、W3、W4 宽度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1与图2，其中图1为本发明半导体元件的第一实施例的俯视示意图，而图2为图1所示半导体元件沿着剖面线1-1’的局部剖面示意图。本实施例的半导体元件1A为金属氧化物半导体晶体管，并且以高压金属氧化物半导体晶体管为例，但不以此为限。如图1与图2所示，半导体元件1A包括一基底100、二掺杂区102、一栅极104以及一间隙壁106，其中为使附图简单易读，图1省略了半导体元件1A的部分元件，仅绘示出部分基底100、栅极104、间隙壁106、当作源极/漏极的掺杂区102和开孔108。以下将依序介绍半导体元件1A的各元件。基底100可例如是硅基底、含硅基底(例如SiC)、硅覆绝缘(silicon-on-insulator,SOI)基底、含外延层的基底、三五族基底(例如GaN)、三五族覆硅基底(例如GaN-on-silicon)、石墨烯覆硅基底(graphene-on-silicon)或其他合适的半导体基底等，但不限于此。基底100表面定义有一主动区AA，且掺杂区102设置于主动区AA内。掺杂区102为具有P型掺质或N型掺质的区域，可分别作为半导体元件1A的源极与漏极。栅极104设置于基底100表面，并位于主动区AA内，其中部分的栅极104可延伸至主动区AA外，并且，在平行于基底100表面的一第一方向D1上，栅极104位于两掺杂区102之间。本实施例的栅极104在第一方向D1上的宽度W1大于等于2.5微米，且栅极104可包括多晶硅或金属材料，但不以此为限。栅极104与基底100的表面之间设置有一栅极介电层110，其可包括无机绝缘材料例如氧化硅、氮化硅或氮氧化硅等，也可包括有机绝缘材料或有机/无机混成绝缘材料，但不以此为限。间隙壁106至少设置于栅极104的四周，并覆盖栅极104的侧壁。间隙壁106可包括非导电的介电材料，例如氮化硅。本实施例的基底100举例为具有P型的掺杂类型，而掺杂区102具有N型的掺杂类型，但不以此为限。在其他变化实施例中，基底可具有N型的掺杂类型，而掺杂区具有P型的掺杂类型。
本实施例的栅极104包括多个开孔108，且开孔108设置于主动区AA内的栅极104中。开孔108在第一方向D1上设置于栅极104的中央区域，但不以此为限。在开孔108中填入了间隙壁106材料，换言之，间隙壁106的其中一部分覆盖了栅极104的侧壁，而另一部分的间隙壁106会填入栅极104的开孔108中。本实施例的开孔108沿一第二方向D2排列成一第一直行10与一第二直行20，其中第一方向D1与第二方向D2相交并具有90度的夹角，但不以此为限。第一直行10的开孔108与第二直行20的开孔108于第一方向D1上较佳不互相重叠，亦即两直行中的开孔108呈现交错排列。在本实施例中，开孔108之间在第一方向D1上的最小间距S1(直线距离)的范围为约0.1微米至约0.2微米，换言之，第一直行10与第二直行20之间的间距为约0.1微米至约0.2微米。第一直行10或第二直行20两端的开口108与掺杂区102边缘(以掺杂区102边缘沿着第一方向D1的延伸线为测量端)在第二方向D2上具有一最小间距S2，其中间距S2为约0.2微米。此外，各开孔108于第一方向D1上具有一宽度W2，且宽度W2小于等于0.2微米并大于等于0.1微米。另外，本实施例开孔108的形状为正方形，亦即开孔108于第一方向D1及第二方向D2上的宽度皆为约0.2微米，但不以此为限。开孔108的形状也可为圆形或长方形等适合的形状。需注意的是，上述本实施例所提及的各元件的尺寸、间距及形状并非用来限制本发明，在不违背本发明的发明精神下，上述参数可依实际设计需要而调整。此外，在其他变化实施例中，开孔108可靠近掺杂区102设置，例如靠近图1中栅极104左侧的掺杂区102设置或是靠近栅极104右侧的掺杂区102设置。在此请况下，开孔108于第一方向D1上与栅极104边缘的最小间距较佳为0.2微米。
本发明在制作栅极104与间隙壁106时，可先以用来定义栅极图案的光掩模同时定义出栅极104的图案与开孔108的图案，对栅极材料层进行蚀刻同时形成栅极104的结构和开孔108，然后在制作间隙壁108时，先形成整层的间隙壁材料，覆盖栅极104的表面并填入开孔108中，然后再进行蚀刻制作工艺以同时形成栅极104侧壁表面的间隙壁106与开孔108中的间隙壁。为了使间隙壁材料能有效地填入开孔108中，因此本实施例设计使开孔108的最大尺寸较佳为0.2微米，又为了满足布局图设计的最小尺寸规则，故开孔108的尺寸较佳大于等于0.1微米，但本发明并不受限于上述尺寸，开孔108的尺寸可能随着制作工艺技术的进步或材料开发而有不同的设计。
请参考图3，其为本实施例半导体元件1A与一对照实施例的半导体元件经实际量测的电流-电压特性曲线图，其中四条曲线I分别为本实施例半导体元件1A在四个不同的栅极电压Vg1、Vg2、Vg3、Vg4下的漏极电压Vd对漏极电流Id的特性曲线，四条曲线II分别为对照实施例的半导体元件在四个不同的栅极电压Vg1、Vg2、Vg3、Vg4下的漏极电压Vd对漏极电流Id的特性曲线，其中栅极电压Vg1至栅极电压Vg4的电压值依序增大。对照实施例的半导体元件为栅极不具有开孔的一高压金属氧化物半导体晶体管。另外，图3中漏极电压Vd的数值1A至10A中的A代表一特定大小的电压值，例如为1伏特、5伏特或10伏特。如图3中在栅极电压Vg4下的曲线I与曲线II所示，本实施例的半导体元件1A在漏极电压Vd为约8.5A时发生骤回击穿(snapback breakdown)，而对照实施例的半导体元件则在漏极电压Vd为约7.4A时发生骤回击穿，亦即本发明具有开孔108的半导体元件1A可承受较大的漏极电压Vd，相较于对照实施例的栅极不具有开孔的高压金属氧化物半导体晶体管，半导体元件1A可多承受15％的漏极电压Vd。由此可知，若在半导体元件1A的栅极104中设置开孔108，则可再将主动区AA的面积缩小，并还能承受原面积大小下所能承受的电压，进而使得整体半导体元件1A的整体面积能够缩小。
根据本实施例，在半导体元件1A的栅极104设置多个交错设置的开孔108可减少栅极电容，并使得电子的流动路径变为曲折，进而改善热载流子问题，并使得半导体元件1A可承受较高的电压，由此可再将半导体元件1A的面积进一步微缩。
本发明的半导体元件并不以上述实施例为限。下文将继续揭示本发明的其它实施例及变化实施例，然为了简化说明并突显各实施例之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。
请参考图4，其为本发明半导体元件第一实施例的一变化实施例的俯视示意图。如图4所示，本变化实施例与第一实施例不同的地方在于，半导体元件1B的栅极104仅包括两个开孔108沿着第一方向D1并排。本实施例的开孔108的形状为长条形，两者相互平行设置。开孔108于第二方向D2上具有一长度L1，且长度L1小于或等于掺杂区102于第二方向D2上的长度，而开孔108于第一方向D1上的宽度W2为约0.2微米，但不以此为限。值得注意的是，由于本变化实施例中的开孔108为狭长形状，因此其阻挡电子流动路径的效果更为良好。本变化实施例的半导体元件1B中各元件的材料与其余特征可参考第一实施例，在此不再赘述。
请参考图5，其为本发明半导体元件第一实施例的第二变化实施例的俯视示意图。如图5所示，本变化实施例与第一实施例的不同处在于开孔108的形状为长方形。在此设计下，开孔108于第一方向D1上的宽度W2仍维持约0.2微米，并在第二方向D2上具有大于宽度W2的一长度L2，且第一直行10与第二直行20中长方形的开孔108仍维持交错排列。本变化实施例的半导体元件1C中各元件的材料与其余特征可参考第一实施例，在此不再赘述。
请参考图6至图9，其中图6为本发明半导体元件的第二实施例的俯视示意图，图7为图6所示半导体元件沿着剖面线2-2’的局部剖面示意图，图8为图6所示半导体元件沿着剖面线3-3’的局部剖面示意图，以及图9为图6所示半导体元件沿着剖面线4-4’的局部剖面示意图。为使附图简单易读，图6省略了半导体元件2的部分元件，仅绘示出部分基底100、栅极104、间隙壁106、掺杂区102、开孔108、掺杂阱112和接触插塞114。本实施例的半导体元件2为运用于多次编程(multiple time programmable，MTP)存储器的中压(例如5至10伏)金属氧化物半导体晶体管。如图6至图9所示，本实施例半导体元件2设置于基底100的掺杂阱120中，且半导体元件2包括两栅极104及三掺杂区102，并另包括一用来作为另一栅极的掺杂阱112设于掺杂阱120之上。在第一方向D1上，各栅极104分别设置于两掺杂区102之间，其中位于两栅极104之间的掺杂区102作为共用源极，而另外两个掺杂区102分别作为上漏极与下漏极，本实施例的栅极104包括多晶硅材料，但不以此为限。此外，本实施例的掺杂区102于第二方向D2上的宽度W3大于等于0.5微米，而栅极104在第一方向D1上的宽度W4大于等于0.5微米，且较佳为约0.5微米至约1微米。掺杂阱112设置于基底100的主动区AA外，并具有与掺杂阱120相反的掺杂类型。本实施例的掺杂阱112例如为N型掺杂阱，而掺杂阱120例如为P型掺杂阱，但不以此为限。栅极104从主动区AA延伸至掺杂阱112上，且开孔108仅设置于主动区AA内的部分栅极104中。开孔108的形状、排列方式及其余特征可参考第一实施例及其变化实施例。本实施例的掺杂阱112作为MTP存储器的控制栅极(control gate，CG)，而栅极104作为MTP存储器的浮置栅极(floating gate，FG)。换言之，本实施例的开孔108设置于浮置栅极中。
本实施例的半导体元件2另包括栅极介电层110与三个接触插塞114，其中栅极介电层110设于基底100的表面上，并位于栅极104与掺杂区102之间、栅极104与基底100之间以及栅极104与掺杂阱112之间，而接触插塞114分别与一个掺杂区102接触并电连接，本实施例的共用源极、上漏极与下漏极可分别通过接触插塞114而与半导体元件2中的内连线(图未示)电连接。接触插塞114的材料可包括金属或其他适合的导电材料。此外，半导体元件2另包括一层间介电层116设置于基板100上并覆盖栅极104，层间介电层116可用以分离并隔绝接触插塞114与基底100上的其他导电元件。此外，如图8所示，半导体元件2另可包括一隔离结构118(未示于图6)设置于掺杂阱112与掺杂区102之间。隔离结构118可为浅沟隔离(shallow trench isolation,STI)或局部硅氧化绝缘层(local oxidation of siliconisolation layer,LOCOS)，用以避免掺杂阱112与掺杂区102相接触而发生短路。本实施例的半导体元件2中各元件的材料与其余特征可参考第一实施例，在此不再赘述。
本实施例于主动区AA内的部分栅极104设置开孔108，可达到如第一实施例所述的功效。另由于本实施例的栅极104作为MTP存储器的浮置栅极，因此于浮置栅极设置开孔108可以减少浮置栅极的寄生电容，进而提高控制栅极与浮置栅极之间的栅极耦合值(gatecoupling ratio，GCR)，改善元件效能。
综上所述，本发明的半导体元件于栅极设置多个开孔，可以有效降低栅极的寄生电容，且开孔可为交错排列而使得电子的流动路径变为曲折，改善热载流子效应问题，并使得半导体元件在同样尺寸下即可承受较高的电压。由此设计，本发明半导体元件仅需较短的通道长度就可承受较大的电压并同时具有较大的饱和电流，或是在相同的电压或饱和电流设计下，本发明半导体元件仅需较小的面积，因此可有效改善元件的面积妥善利用指标。此外，当本发明的半导体元件应用于多次编程存储器时，于浮置栅极设置开孔可减少浮置栅极的寄生电容，由此进一步提高控制栅极与浮置栅极之间的栅极耦合值，改善元件效能。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种半导体元件，包括：
基底，包括主动区；
二掺杂区，设置于该基底的该主动区内；
栅极，位于该主动区内并设置于该基底表面，在平行于该基底表面的一第一方向上，该栅极位于该多个掺杂区之间，且该栅极包括多个开孔；以及
间隙壁，该间隙壁的其中一部分覆盖该栅极的侧壁，而该间隙壁的另一部分填入该栅极的该多个开孔中。
2.如权利要求1所述的半导体元件，其中该多个开孔沿一第二方向排列成一第一直行与一第二直行，其中该第一直行的该多个开孔与该第二直行的该多个开孔于该第一方向上并不重叠，且该第一方向与该第二方向相交。
3.如权利要求2所述的半导体元件，其中各该开孔的开口形状为正方形、长方形或圆形。
4.如权利要求1所述的半导体元件，其中该栅极包括两个长条形开孔，沿着该第一方向并排且平行设置，该多个开孔于一第二方向上具有一长度，且该长度小于或等于该多个掺杂区于该第二方向上的长度。
5.如权利要求1所述的半导体元件，其中在该第一方向上，该多个开孔之间的间距为约0.1微米至约0.2微米。
6.如权利要求1所述的半导体元件，其中各该开孔于该第一方向上具有一宽度，该宽度小于等于0.2微米并大于等于0.1微米。
7.如权利要求1所述的半导体元件，其中该栅极于该第一方向上的宽度大于等于2.5微米。
8.如权利要求1所述的半导体元件，另包括：
掺杂阱设置于该基底的该主动区外，其中该栅极从该主动区延伸至该掺杂阱上，且该多个开孔仅设置于该主动区内的部分该栅极中；以及
栅极介电层，设于该基底表面，且该栅极介电层位于该栅极与该掺杂阱之间。
9.如权利要求8所述的半导体元件，另包括一隔离结构设置于该掺杂阱与该多个掺杂区之间。
10.如权利要求8所述的半导体元件，其中该栅极于该第一方向上的宽度大于等于0.5微米。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093612A (en) * | 1997-05-24 | 2000-07-25 | Lg Semicon Co., Ltd. | Metal oxide silicon field effect transistor (MOSFET) and fabrication method of same |
| TW498430B (en) * | 2001-07-24 | 2002-08-11 | Ghartered Semicoductor Manufat | A method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner |
| CN101740389A (zh) * | 2008-11-13 | 2010-06-16 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
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