CN107710410A - Dmos及cmos半导体装置的增强集成 - Google Patents

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Abstract

本发明揭示一种制造功率半导体装置的方法，其包含：形成具有包含第一金属硅化物材料的第一完全硅化栅极的至少一个横向扩散金属氧化物半导体LDMOS结构；及形成与所述LDMOS结构集成于相同衬底上的至少一个互补金属氧化物半导体CMOS结构，所述CMOS结构具有包含第二金属硅化物材料的第二完全硅化栅极。所述第一金属硅化物材料优选地包含硅化钨，且所述第二金属硅化物材料包含除硅化钨以外的材料。

Description

DMOS及CMOS半导体装置的增强集成
相关申请案的交叉参考
本专利申请案主张2015年5月21日申请的名称为“集成CMOS-DMOS装置的架构(Architectures for Integrated CMOS-DMOS Devices)”的序列号62/165,094的美国临时专利申请案的权益，所述美国专利申请案的全部揭示内容出于所有目的以全文引用的方式明确并入本文中。
技术领域
本发明大体上涉及集成电路(IC)结构，且更特定来说，本发明涉及用于将高速互补金属氧化物半导体(CMOS)装置与高速双扩散金属氧化物半导体(DMOS)装置集成的半导体结构及方法。
背景技术
射频功率放大器(RF PA)是用于移动装置(例如(但不限于)智能电话、移动计算装置(例如平板计算机))及其它应用中的基本组件。现代趋势是使RF PA具有较高效率、较小形状因子及较低制造成本。
基于标准CMOS技术的RF PA通常展现不良性能(其至少部分归因于低效率、低击穿电压及不良线性度、以及其它因素)，因此限制其应用。用于改进基于CMOS的RF PA的性能的已知技术基本上是不成功的。举例来说，在尝试增强基于CMOS的RF PA的电压能力时，已采用级联技术，其大体上涉及将多个N沟道金属氧化物半导体(NMOS)设备堆叠在一起以借此将供应电压分配于所述多个装置之间。然而，同时控制这些堆叠装置的多个栅极需要复杂栅极偏置网络，其通常对装置经受的过程、电压及/或温度(PVT)条件的变化极为敏感。此外，堆叠NMOS装置可引起沟道电阻增大及跨导减小，这是非所要的。可使用大面积装置来补偿级联NMOS装置布置的较低跨导。然而，此付出的代价为结电容增大，其劣化RF PA的高频能力。
发明内容
本发明的一或多个实施例提供用于将CMOS装置及DMOS装置集成于相同衬底上的改进技术。本发明的方面针对基于DMOS的装置的优异高电压能力而有益地开拓其用途，且通过新颖工艺技术及/或结构而实现高频性能以及其它优点，这使此类DMOS装置能够与基于CMOS的流行逻辑控制装置集成以实现无法由制造于不同硅裸片上的离散DMOS装置及CMOS电路比拟的优异高频性能及控制功能的组合。更特定来说，本发明的实施例促进展现高击穿电压、低质量因数(FOM)、低漏极-源极导通电阻(RDS,on)及高漏极电流(IDlin)的高速(例如数个GHz及其以上)DMOS装置的制造。根据本发明的实施例的新颖DMOS工艺与标准CMOS工艺技术兼容，借此使CMOS控制电路及其类似物能够容易地与相同硅衬底上的此类DMOS装置集成以进一步实现优于离散DMOS组件及CMOS组件的性能(例如，通过减小寄生阻抗，例如，驱动环路电感及电阻)，且无需改变CMOS装置结构或制造过程。
根据一个实施例，一种制造功率半导体装置的方法包含：形成具有包含第一金属硅化物材料的第一完全硅化栅极的至少一个横向扩散金属氧化物半导体(LDMOS)结构；且形成与所述LDMOS结构集成于相同衬底上的至少一个CMOS结构，所述CMOS结构具有包含第二金属硅化物材料的第二完全硅化栅极。在一或多个实施例中，所述LDMOS结构的所述第一栅极包含硅化钨。
根据另一实施例，一种功率半导体装置包含：至少一个LDMOS结构，其具有包含第一金属硅化物材料的第一完全硅化栅极；及至少一个CMOS结构，其与所述LDMOS结构集成于相同衬底上，所述CMOS结构具有包含第二金属硅化物材料的第二完全硅化栅极。在一或多个实施例中，所述LDMOS结构的所述第一栅极包含硅化钨。
根据本发明的实施例的技术提供实质上有益的技术效应。仅举例来说(且无限制)，一或多个实施例尤其提供具有以下优点中的一或多者的DMOS装置：
·优异质量因数(FOM)，其主要归因于低总栅极电荷Qg及低漏极-源极导通电阻RDS,on；
·高漏极电流IDlin；
·约5GHz或更高的高频性能；
·可容易地与主流CMOS工艺技术集成。
将从本发明的说明性实施例的以下详细描述明白本发明的这些及其它特征及优点，将结合附图来解读以下详细描述。
附图说明
以下图式仅通过实例呈现且不具限制性，其中相同元件符号(当被使用时)指示所有若干视图中的对应元件，且其中：
图1是描绘包含横向扩散金属氧化物半导体(LDMOS)晶体管装置的示范性半导体结构的至少一部分的横截面图；
图2是描绘包含具有共同漏极对的两个LDMOS晶体管装置的示范性半导体结构的至少一部分的横截面图；
图3是根据本发明的实施例的流程图，其描绘用于制造具有集成于相同衬底上的DMOS装置及CMOS装置的功率半导体装置的示范性方法的至少一部分；
图4是根据本发明的实施例的横截面图，其描绘包含一起集成于共同衬底上的DMOS装置及CMOS装置的示范性半导体结构的至少一部分；及
图5是根据本发明的另一实施例的横截面图，其描绘包含一起集成于共同衬底上的DMOS装置及CMOS装置的示范性半导体结构的至少一部分。
应了解，为了简单及清楚起见说明图中的元件。可不展示在商业上可行实施例中有用或所需的共同且好理解元件以促进所说明实施例的无障碍观看。
具体实施方式
本文将在利用说明性半导体结构及将高速功率DMOS及CMOS技术集成于相同衬底上的制造方法的射频功率放大器(RF PA)的上下文中描述本发明的原理。然而，应了解，本发明不限于本文中说明性地展示及描述的具体方法及/或装置。而是，本发明的方面更广义地涉及用于形成DMOS半导体结构的技术，其经设计以以使得DMOS结构可容易地与标准CMOS装置集成于共同衬底上的方式开拓基于DMOS的标准技术的优异高频高电压效益。此外，所属领域的技术人员将明白，可在本发明的范围内对所展示的实施例做出众多修改。即，不应希望或推断对本文中所展示及所描述的实施例的限制。
为了描述及主张本发明的实施例，本文中可使用的术语“MISFET”希望被广义解释且涵盖任何类型的金属-绝缘体-半导体场效应晶体管。举例来说，术语“MISFET”希望涵盖利用氧化物材料作为其栅极电介质的半导体场效应晶体管(即，MOSFET)以及未利用氧化物材料作为其栅极电介质的半导体场效应晶体管。另外，虽然缩写词MISFET及MOSFET中涉及术语“金属”，但术语“MISFET”及“MOSFET”也希望涵盖其中栅极由非金属(例如(例如)多晶硅)形成的半导体场效应晶体管；术语“MISFET”及“MOSFET”在本文中可互换使用。
尽管借此形成的整个制造方法及结构是全新的，但根据本发明的一或多个实施例而实施(若干)方法的一或若干部分所需的某些个别处理步骤可利用常规半导体制造技术及常规半导体制造工具。相关领域的一般技术人员已熟悉这些技术及工具。此外，许多现成公开案(其包含(例如)P.H.霍洛维(P.H.Holloway)等人的“化合物半导体手册：生长、处理、特性化及装置(Handbook of Compound Semiconductors:Growth,Processing,Characterization,and Devices)”(剑桥大学出版社(Cambridge University Press)，2008年)及R.K.威尔逊(R.K.Willardson)等人的“化合物半导体的处理及性质(Processingand Properties of Compound Semiconductors)”(学术出版社(Academic Press)，2001年)，其以引用方式并入本文中)中还描述用于制造半导体装置的许多处理步骤及工具。应强调的是，尽管本文陈述了一些个别处理步骤，但那些步骤仅供说明且所属领域的技术人员可熟悉也将落于本发明的范围内的若干同样适合替代者。
应理解，附图中所展示的各种层及/或区域不一定按比例绘制。此外，为了节省描述，可不在给定图中明确展示常用于此类集成电路装置中的类型的一或多个半导体层。然而，这不暗示：实际集成电路装置中省略未明确展示的半导体层。
如先前所述，RF PA在例如(但不限于)手机、移动计算装置(例如平板计算机)、无线网络装置等等的移动及无线装置应用中的使用已变得日益重要。这些移动应用对RF PA的电压能力及频率能力(其通常是相互排斥的性质)具有严格要求；即，提供可接受高频性能的装置通常展现不良高电压能力，且反之亦然。基于标准CMOS技术的RF PA通常展现不良性能，其至少部分归因于低效率、低击穿电压及不良线性度、以及其它因素。类似地，基于标准DMOS技术的RF PA难以与支持高速CMOS控制逻辑集成，这是因为常规DMOS及CMOS制造技术一般彼此不兼容。此外，为了克服基于CMOS的常规技术中(尤其在RF PA应用中)固有的一些问题而提出的解决方案未见显著成效。
根据穆尔(Moore)定律，CMOS技术中的栅极长度一直在减小，这最终提高CMOS技术的速度。就减小的栅极长度来说，MOS装置具有超过数百千兆赫(GHz)的截止频率(fT)。在说明性手机应用中，RF PA的正常操作频率在小于数个GHz的范围内，其需要晶体管的fT为约15GHz或15GHz以上。因此，现代CMOS装置的fT足以满足RF PA的需要。此外，采用完全硅化栅极会显著地减小MOS装置的栅极电阻，借此增大单位功率增益频率(也称为最大振荡频率fMAX)。因此，随着CMOS技术不断按比例缩小，先进深亚微米技术中的MOS晶体管的fT及fMAX可超过100GHz，这扩大了无线应用的CMOS电路的操作限制。不幸的是，MOSFET装置的低击穿电压及低输出电流限制其在RF应用中的应用；例如，CMOS RFPA仅可实现约30％效率(相较于DMOS装置的约45％效率)。
图1是描绘包含横向扩散金属氧化物半导体(LDMOS)晶体管装置100的示范性半导体结构的至少一部分的横截面图。LDMOS装置100包含衬底102，在一或多个实施例中，衬底102由单晶硅(例如，具有<100>或<111>晶体取向)形成。还可使用适合用于形成衬底102的替代材料，例如(但不限于)锗、硅锗、碳化硅、砷化镓、氮化镓或其类似物。另外，在一或多个实施例中，通过添加杂质或掺杂剂(例如硼、磷、砷等等)来改变材料(例如n型或p型)的导电性而优选地使衬底102改性。在一或多个实施例中，当LDMOS装置100是NMOS晶体管时，衬底102具p型导电性，且可因此称为p衬底(P-SUB)。可通过将指定浓度水平(例如每立方厘米约1014个到约1019个原子)的p型杂质或掺杂剂(例如III族元素，例如硼)添加到衬底材料(例如，通过使用扩散或植入步骤)来根据期望改变材料的导电性而形成p型衬底。在一或多个替代实施例中，当LDMOS装置100是PMOS晶体管时，可通过将指定浓度水平的n型杂质或掺杂剂(例如V族元素，例如磷)添加到衬底材料来形成n型衬底(N-SUB)。
多个浅沟槽隔离(STI)结构104经形成于衬底102中，以使半导体结构的指定部分电隔离。如所属领域的技术人员众所周知，在形成晶体管之前，STI结构产生于半导体装置制造过程期间的早期阶段中。STI过程的主要步骤涉及：使用(例如)标准光刻图案化及蚀刻来形成沟槽于衬底102的上表面中；沉积一或多个电介质材料(例如二氧化硅)以填充所述沟槽；且接着，使用平坦化技术(例如(举例来说)化学机械平坦化/抛光(CMP))来移除过量电介质材料。一旦已界定STI结构104，就形成晶体管于相邻STI结构之间。为了简化，图1说明单个LDMOS晶体管，但应了解，半导体结构可包含多个LDMOS装置。
LDMOS晶体管100包含源极区域106、漏极区域108及栅极110。源极区域106及漏极区域108分别形成于衬底102的上表面接近处且彼此横向隔开。源极区域106及漏极区域108优选地(例如)通过常规植入步骤来掺杂有已知浓度水平的杂质，以根据期望来选择性地改变材料的导电性。在一或多个实施例中，源极区域106及漏极区域108具有与其相关联的导电类型，其与衬底102的导电类型相反，使得有源区域可被形成于装置中。在优选实施例中，源极区域106及漏极区域108具n型导电性。具有与衬底102及主体(或阱)区域112相同的导电类型的区域107形成于衬底的上表面接近处，且形成于源极区域相邻处，以形成衬底及源极区域的接地接点。
在一或多个实施例中，从源极侧使用深扩散或植入步骤来形成主体区域112于衬底102的上表面接近处，主体区域112在栅极110下方横向延伸，以借此形成分级沟道区域114；源极区域106及区域107形成于主体区域112的至少一部分内。在用于形成主体区域112的扩散步骤期间，使用导电类型(例如n型或p型)(其与源极区域及漏极区域的导电类型相反)的杂质。举例来说，就n型LDMOS装置来说，使用指定浓度水平的p型杂质(例如硼)来优选地形成p主体区域。替代地，就p型LDMOS装置来说，可使用指定浓度水平的n型杂质(例如磷或砷)来形成n主体区域。
沟道区域114在衬底102中形成于栅极110的至少一部分下方，且介于主体区域112与轻掺杂漏极/漂移(LDD)区域116之间。在一或多个实施例中，可(例如)通过将具有已知浓度水平及与衬底102的导电类型相同的导电类型的杂质扩散或植入到沟道区域中来形成沟道区域114。在尺寸上，沟道的长度在自对准过程中由栅极长度界定(在图1中标示为尺寸A)，但有效(即，电性)沟道长度将略微小于其拉伸长度，其至少部分归因于栅极下方的源极区域及漏极区域的扩散(即，栅极-源极与栅极-漏极重叠)。
LDMOS装置100的LDD区域116形成于衬底102中，LDD区域116接近于衬底的上表面且在沟道区域114与漏极区域108之间横向延伸。如先前所述，LDD区域116的一部分(在图1中标示为由尺寸B界定的区域)可在栅极110下方扩散。栅极到漏极电容Cgd可直接归因于此栅极/LDD重叠，因此，应最小化尺寸B来改进高频性能。在一或多个实施例中，LDD区域116可包括不同掺杂水平的多个区域(未明确展示，但已暗示)来产生分级LDD区域。在一或多个实施例中，可通过使用扩散或植入步骤而形成LDD区域116。在优选实施例中，在LDD区域116的形成期间，优选地采用指定浓度水平的n型杂质(例如砷或磷)。LDD区域116将形成LDMOS装置100中的漂移区域的至少一部分。
薄电介质层118形成于衬底102的上表面上。薄电介质层118可包括以所要厚度(例如约50到400埃)生长或沉积于衬底的上表面上的绝缘材料，例如(举例来说)二氧化硅(SiO2)。在一或多个实施例中，栅极110包括例如(举例来说)使用化学气相沉积(CVD)技术来形成于薄电介质层118上方的多晶硅层。栅极110下方的薄电介质层118通常称为“栅极氧化物”，这是因为其通常包括使栅极110与装置的漏极区域及/或源极区域电隔离的氧化物。一般使用(例如)常规光刻工艺来图案化多晶硅层，且接着进行蚀刻步骤(例如干式蚀刻)以形成栅极110，如所属领域的技术人员将理解。
在一或多个实施例中，将装置中的栅极多晶硅及源极区域/漏极区域硅化，以减小栅极电阻且减小LDMOS装置100中的源极/漏极接触电阻。为此，(例如)使用CVD或物理气相沉积(PVD)工艺来将金属(例如(例如)钴、镍、钛等等的过渡金属)沉积于晶片的表面上方，接着进行退火过程。当将金属沉积于硅上时，退火引起金属与下伏硅反应以分别在源极区域106、漏极区域108与栅极110上形成低电阻率硅化物层120、122及124。退火的温度将主要取决于沉积金属的类型。例如，当将镍用作金属时，需要约450摄氏度(450℃)的退火温度来形成硅化镍(NiSi2)。当将钴用作金属时，需要约800℃的退火温度来形成硅化钴(CoSi2)。因此，用于硅化过程中的金属的类型引起所需退火温度的大变化。一些金属(例如钨)需要与标准CMOS栅极制造过程不兼容的退火温度(例如约1000℃)。
在一或多个实施例中，将绝缘间隔物126沉积于栅极结构110的侧壁上以防止沉积金属与LDMOS装置100的不必要区域(例如(举例来说)LDD区域116或主体区域112)反应。优选地，侧壁间隔物126由使用(例如)CVD工艺来沉积的电介质材料(例如二氧化硅或氮化硅)形成。
不幸的是，尽管将栅极及源极区域/漏极区域硅化可改进LDMOS装置100的高频性能，但此硅化物120、122、124会降低装置的击穿电压。可采用较长栅极来增大装置的击穿电压。然而，增大栅极长度将减小装置的速度(例如，通过增大栅极电容)，借此至少在某种程度上否定硅化过程的益处。
改进MOSFET装置中的击穿电压的另一方式是在栅极与漏极区域之间采用非硅化漂移区域(在图1中标示为由尺寸C界定的区域)。可在硅化物形成期间部分地覆盖栅极及漏极区域。在部分硅化栅极中，尤其就短栅极长度来说，栅极的第一部分(例如约一半)覆盖有氧化物且栅极的第二部分被硅化。这意味着：仅栅极110的第一部分(硅化部分)将展现减小的栅极电阻，而可归因于栅极的第二部分(在图1中表示为由尺寸D界定的区域的非硅化部分)的栅极电阻将保持较高；此导致栅极电阻总体增大。由于在硅化物形成期间部分地覆盖栅极，所以用于硅化栅极的区域高度取决于可展现大变化的过程对准。此导致LDMOS装置的栅极电阻的对应大变化。
可将MOSFET结构设计成具有共同漏极对及镜像装置以减小单元节距且因此降低总装置面积及成本。图2中展示包含具有共同漏极对的两个LDMOS装置的说明性半导体结构的至少一部分。参考图2，以与图1中所展示的LDMOS装置100一致的方式形成第一LDMOS装置200。第二LDMOS装置250基本上是第一LDMOS装置200的镜像且以类似方式形成。具体来说，第二LDMOS装置250包含：源极区域206，其形成于衬底102中的主体区域212中；栅极210；及LDD区域216。第二LDMOS装置250的漏极区域共享第一LDMOS装置200的漏极区域108以借此减小漏极结电容，如先前所述。第二LDMOS装置250进一步包含形成于源极区域206上的硅化物层220及形成于栅极210的一部分上的硅化物层224。如同表示第一LDMOS装置200的栅极110的非硅化部分的尺寸D，图2中的尺寸E表示第二LDMOS装置250的栅极210的非硅化部分。
部分栅极硅化过程的任何未对准可引起栅极电阻的进一步较大变化。仅举例来说，如果理想地，栅极的一半是硅化的且栅极的另一半是非硅化的，那么栅极电阻具有最低值，但仍为完全硅化栅极的栅极电阻的两倍高。此将导致装置的速度减小约50％，这使RFPA的性能显著退化。如果以(例如)针对图2中所展示的共同/共享漏极对配置的未对准(应避免所述未对准)部分地覆盖栅极，那么当栅极被覆盖的面积小于栅极面积的一半时，另一栅极被覆盖的面积将大于栅极面积的一半；因此，减小LDMOS装置的栅极电阻且增大另一LDMOS装置的栅极电阻。具有较低栅极电阻的LDMOS装置将展示比具有较高栅极电阻的LDMOS装置高的速度性能。此装置失配(其中所述对的两个LDMOS装置具有不同漏极-源极导通电阻(RDS,on)、IDlin且因此具有不同切换速度)导致RF PA应用中的RF输出功率信号的较低功率增益及失真(即，非线性)。因此，需要一致且稳健过程来使用于高频高电压应用的大量LDMOS装置形成低栅极电阻(例如，在示范性功率LDMOS实施例中，可存在具有并行配置的栅极的成千上万个LDMOS装置以实现约0.1mm到1000mm的总栅极长度)。
在双极/CMOS/DMOS(BCD)工艺技术中，LDMOS装置通常是针对高电压操作而设计。针对高电压操作而优化的LDMOS装置通常经配置以具有长漂移区域及长栅极；需要长漂移区域来支持高击穿电压，同时使用长栅极来保护沟道免受热载子效应(例如热载子注入(HCI)或热载子诱发的降级)以改善可靠性。举例来说，如果典型CMOS装置的栅极长度是0.5μm，那么LDMOS装置的栅极长度将为约1μm或更长。就现代CMOS技术来说，结深度非常浅，同时LDMOS装置的沟道长度非常短。举例来说，如果LDMOS装置的栅极长度是0.6μm，那么栅极下方的沟道长度可短到0.2μm。
为克服相关联的短沟道效应及热载子效应，LDD区域(例如图1中的LDD区域116)形成于栅极与漏极区域之间，其中栅极在某种程度上与LDD区域重叠(例如图1中由尺寸B界定的区域)。然而，此重叠导致高栅极到漏极电容Cgd，如先前所述。高Cgd显著地减小LDMOS装置的切换速度。因此，本发明的一或多个实施例通过在基本上不减损高电压能力情况下使用标准CMOS及/或CMOS兼容工艺技术来减小LDMOS装置的栅极长度而有利地改进切换速度。以此方式，可容易地将功率RF LDMOS装置与CMOS高速逻辑及/或其它电路集成。
本发明的方面提供一种方法及对应功率半导体结构，其以使得高速功率DMOS装置可容易地与高速CMOS装置集成于共同衬底上的方式使用基于CMOS的工艺技术来制造所述功率DMOS装置。在一或多个实施例中，DMOS装置经设计以使低电阻率硅化钨(WSi2)栅极具有短栅极长度。仅举例来说(且无限制)，CMOS装置的栅极长度是约0.18μm或更长，且DMOS装置的栅极长度是约0.24μm。根据一或多个实施例，在形成DMOS装置的硅化钨栅极之后，通过从DMOS装置的源极侧的自对准植入来形成DMOS装置的沟道。在漏极侧已被覆盖的情况下，通过植入来形成主体区域于源极侧上。浅源极经形成于主体区域内，以将沟道外连到源极区域。在一或多个实施例中，通过植入来形成轻掺杂漂移区域于漏极侧上。对于高电压装置(例如具有高于约15伏特的击穿电压的装置)，在一或多个实施例中，在完成DMOS装置的掺杂之后，形成场板以减小沟道与栅极拐角的电应力。对于低电压装置，无需场板。
根据本发明的一或多个实施例，本文描述集成CMOS-DMOS装置的新架构。对于至少DMOS装置，所述架构使用自对准硅化(例如WSi2)栅极，下文将进一步详细描述自对准硅化栅极的细节。通过自对准轻掺杂漂移区域使DMOS装置的漏极区域与栅极分离。DMOS装置的栅极经完全硅化以用于低栅极电阻，同时未经硅化的轻掺杂漂移区域经配置以维持高击穿电压。在一或多个实施例中，在形成DMOS栅极之后且在DMOS区域由电介质层覆盖之后，使用标准CMOS技术来制造CMOS装置。应了解，在一或多个实施例中，一旦已完成用于形成DMOS栅极的硅化钨过程，那么基本上可以任何顺序来执行用于形成DMOS装置及CMOS装置的剩余过程步骤，这是因为无需进一步高温退火；即，可改变处理顺序，其中差异主要归因于过程简化及/或效率。
更特定来说，在一或多个实施例中，(例如)使用传统自对准方法来使CMOS装置的栅极、源极及漏极硅化。深亚微米CMOS装置优选地在多晶硅上方使用低温金属硅化物(例如(举例来说)硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi2)或其类似物)来作为栅极材料。如本文中所使用，术语“深亚微米”希望在广义上指代具有小于0.35μm的最小沟道长度的CMOS装置。应理解，硅化钨(WSi2)一般不用于形成深亚微米CMOS栅极，这是因为其必需的高退火温度引起过多掺杂剂扩散(其毁坏此类装置所需的浅源极/漏极结)；因此，浅结要求限制硅化所允许的最大热预算。在一或多个实施例中，在形成CMOS栅极之前形成DMOS栅极，如先前所述。举例来说，形成且接着覆盖DMOS栅极(例如，通过施加光致抗蚀剂)，且接着形成CMOS栅极。CMOS栅极可使用与DMOS栅极相同或不同的材料。因而，可有益地将DMOS装置与任何CMOS技术节点集成。在(例如)CMOS栅极及DMOS栅极使用相同材料(例如CoSi2)的一些应用中，同时形成CMOS栅极及DMOS栅极。
图3是根据本发明的实施例的流程图，其描绘用于制造具有经集成于相同衬底上的DMOS装置及CMOS装置的功率半导体装置的示范性方法300的至少一部分。图4是根据本发明的实施例的横截面图，其描绘包含至少一个DMOS装置400及至少一个CMOS装置450(其以与图3的方法300一致的方式一起集成于共同衬底上)的示范性半导体结构的至少一部分。
参考图3及4，方法300开始于步骤302，其中形成多个STI结构404于半导体装置的衬底402中。在一或多个实施例中，STI过程涉及：使用(例如)标准光刻图案化及蚀刻来形成沟槽于衬底402的上表面中；沉积一或多个电介质材料(例如二氧化硅)以填充所述沟槽；接着，使用平坦化技术(例如(举例来说)CMP)来移除额外电介质材料。如先前所述，STI结构用于使经形成于相同衬底上的相邻半导体装置组件电隔离。在图4所展示的说明性实施例中，采用p型衬底(P-SUB)，但本发明的实施例不受限于p型衬底。
步骤304涉及：形成一或多个p型阱(p阱)406及一或多个n型阱(n阱)408于衬底402中。如所属领域的技术人员所知，在一或多个实施例中，阱形成通常包含：使晶片在高温(例如约1100℃)处氧化，以形成氧化物层(例如SiO2)于晶片的上表面上。接着，将光致抗蚀剂层沉积于所述氧化物层上，且在光刻工艺中使用p阱掩模及n阱掩模来图案化所述光致抗蚀剂层，且蚀刻所述光致抗蚀剂层(例如，使用例如氢氟酸(HF)的湿蚀刻剂)以产生穿过所述氧化物层的开口来界定将形成p阱406及n阱408的位置。通过穿过所述氧化物层中的p阱开口，将指定掺杂水平的p型杂质添加到下伏衬底402(例如，通过扩散或植入过程)来形成p阱406。同样地，通过穿过所述氧化物层中的n阱开口，将指定掺杂水平的n型杂质添加到下伏衬底402(例如通过扩散或植入)来形成n阱408。接着，从晶片的上表面剥离所述氧化物层，且方法300继续。
替代地，在单阱CMOS实施例中，更重掺杂外延层(未明确展示)形成于衬底中。原生MOS装置(即，具有与所述外延层相同的导电类型的MOS装置)直接形成于所述外延层中，而非形成于其自身分离阱中，且非原生MOS装置(即，具有与所述外延层的导电类型相反的导电类型的MOS装置)形成于所述外延层中的其自身阱中。图4中所展示的所谓的双阱技术优于单阱CMOS。首先，其允许衬底经轻掺杂(n型、p型或外延型)。其还允许个别控制及优化NMOS装置及PMOS装置的掺杂分布。此外，双阱方法允许使用更轻掺杂衬底(例如约100Ω到150Ω-cm的电阻率)。尤其对于CMOS装置450，图4中所展示的说明性双阱结构有益地促进减少闩锁效应的发生。
在步骤306中，形成DMOS装置400及CMOS装置450的栅极氧化物层410于衬底402的上表面的至少一部分上方。栅极氧化物层(其包括电介质材料(例如SiO2))用于使MOS装置的栅极端子与其下伏导电沟道及源极区域及漏极区域电隔离。在一或多个实施例中，CMOS装置450的栅极氧化物层410的横截面薄于DMOS装置400的栅极氧化物的横截面。即，DMOS装置400的栅极氧化物层410经形成以具有第一横截面厚度且CMOS装置450的栅极氧化物经形成以具有第二横截面厚度，所述第一厚度大于所述第二厚度。
在一或多个实施例中，形成栅极氧化物层410涉及：在指定温度处且在指定持续时间内对晶片执行热氧化，但可预期其它类似氧化物形成工艺(例如CVD)。接着，从晶片的CMOS装置部分剥离氧化物，且晶片再次经受第二指定温度处及第二指定持续时间内的热氧化以形成所要栅极氧化物厚度于晶片的CMOS装置部分上方。由于使氧化物层保留于晶片的DMOS装置部分上方，所以DMOS装置部分上方的栅极氧化物层410将厚于晶片的CMOS装置部分上方的栅极氧化物层。
在步骤308中，对于DMOS装置400及CMOS装置450，形成毯覆式多晶硅层412于晶片上方的栅极氧化物层410的至少一部分上。接着，在步骤310中，将毯覆式金属层414(优选地，钨(W)或硅化钨(例如经CVD沉积的WSi2))沉积于(例如，使用具有SiH4/WF6的CVD、或WSix目标的PVD溅镀或其类似物)多晶硅层412的至少一部分上方。在一或多个实施例中，经CVD沉积的WSi2具有某些优点(其包含需要较小多晶硅厚度)，且钨因为非常易碎而在制定PVD目标时面临挑战。
接着，包括金属硅化物层414及多晶硅层412的膜堆叠经图案化(例如，使用标准光刻工艺)且经蚀刻以形成DMOS装置400的栅极结构。接着，在适当温度处执行退火过程以使沉积金属与下伏多晶硅反应以便引起形成金属硅化物；执行所述退火过程的温度将依据沉积金属的类型。替代地，可在栅极堆叠蚀刻工艺之前执行硅化物形成退火。因此，在步骤310中，自对准硅化过程经执行以形成DMOS装置400的栅极，同时使CMOS装置450的栅极暂时保持未硅化。在此上下文中，术语“自对准硅化”广义地是指过程，借此在与堆叠相同的步骤中界定及蚀刻金属及多晶硅。以此方式，根据本发明的实施例而使DMOS装置400的栅极完全硅化。此外，此自对准硅化过程序列有利地确保多晶硅完全转换成所要硅化物(其与光刻变化无关)。
在一或多个实施例中，金属层414包括过渡金属，例如(但不限于)钨、钴、镍、钛等等。在优选实施例中，采用硅化钨(WSi)作为沉积于DMOS栅极多晶硅层412上的金属层414且在约950℃的温度处使晶片退火达约30分钟以形成DMOS装置400的硅化钨(WSi2)。硅化钨具有约12.5μΩ-cm的电阻率，其低于其它硅化物(例如具有约18到20μΩ-cm的电阻率的硅化钴)的电阻率。硅化钨还能够耐受比其它硅化物材料高的处理温度。
一旦已完成DMOS栅极结构的处理，就将电介质层沉积于晶片的上表面上方，从而至少覆盖DMOS装置区域。接着，使窗贯穿所述电介质层(例如，通过蚀刻)敞开以暴露CMOS装置区域。在步骤312中，对CMOS装置栅极执行硅化过程。在一或多个实施例中，如同DMOS装置栅极，CMOS装置栅极利用自对准硅化过程。因此，步骤312与步骤310的自对准DMOS栅极硅化过程一致。
具体来说，多晶硅层412经蚀刻以形成CMOS栅极，接着进行各种植入步骤以形成CMOS装置及DMOS装置两者的主体、源极及漏极掺杂区域，如下文将结合步骤314描述。接着，形成电介质间隔物(例如氧化硅或氮化硅)于CMOS栅极及DMOS栅极的侧壁上，接着进行更多掺杂剂植入步骤。接着，将金属层416(例如钴、镍、钛等等)沉积于CMOS装置450的多晶硅层412的上表面及源极区域及漏极区域的暴露Si表面上。接着，使包括多晶硅层412及金属层416的膜堆叠在适合于沉积金属层416的适当温度处退火以借此形成硅化层于CMOS装置450中的每一者的栅极及源极区域及漏极区域上方。接着，未经硅化金属(即，沉积于半导体装置的非硅区域上方的金属)经容易地蚀除(无需掩模)以形成相应CMOS装置450的完全硅化栅极堆叠以及硅化源极及漏极区域(在退火之后)。
优选地，用于形成CMOS装置450的硅化栅极的金属经选择使得其具有低于用于形成DMOS装置400的硅化栅极的金属的相转变温度的相转变温度。举例来说，在一或多个实施例中，将钴用于沉积于CMOS装置450的多晶硅层412上的金属层416且使晶片在约800℃的温度处退火达约30分钟以形成硅化钴(CoSi2)层416。根据本发明的一或多个实施例，通过使用自对准硅化过程而使CMOS装置450的栅极完全硅化。
如先前所述，关于对DMOS装置及CMOS装置执行的退火步骤，退火的温度主要取决于沉积金属的类型。应了解，在一或多个实施例(其中用于形成DMOS装置400及CMOS装置450的栅极硅化物层414、416的金属是相同的)中，可对DMOS装置(步骤310)及CMOS装置(步骤312)两者同时执行硅化过程。
在步骤314中，形成DMOS及CMOS掺杂剂植入物及电介质间隔物。具体来说，从DMOS装置400的源极侧形成主体区域418(其在此实施例中具p型导电性)(p主体)于衬底402的上表面接近处以从最接近源极的STI结构404开始且横向延伸到栅极412。在一或多个实施例中，通过将所要导电类型及浓度水平的杂质(掺杂剂)植入到衬底402的界定区域中且执行扩散过程以驱动(即，分布)所述杂质深入到衬底中而形成主体区域418。由于所述扩散步骤，主体区域418的至少一部分将在栅极下方延伸以形成DMOS装置400中的导电沟道的至少部分。
类似地，在步骤314中，从DMOS装置400的漏极侧形成漂移区域420(其在此实施例中是n型轻掺杂漏极(NLDD)区域)于衬底的上表面接近处以从最接近漏极的STI结构开始且横向延伸到主体区域418。在一或多个实施例中，通过将具有与主体区域418的导电类型相反的导电类型及指定浓度水平的杂质植入到衬底402的界定区域中且执行扩散步骤以驱动所述杂质深入到衬底中而形成漂移区域420。由于所述扩散步骤，漂移区域420的至少一部分将在栅极下方的主体区域418的相邻处延伸。
在步骤314中，形成电介质间隔物422于DMOS装置及CMOS装置的栅极堆叠的侧壁上。可使用(例如)标准沉积过程(例如CVD或其类似物)来形成间隔物422。在一或多个实施例中，用于形成间隔物的材料包括氧化硅(例如SiO2)、或氮化硅(Si3N4)、或氮氧化硅(SiON)，但可预期其它类似绝缘材料。间隔物422提供使源极区域及漏极区域与栅极自对准的方式，借此比展现更大变化的光刻工艺更精确地控制装置的源极区域及漏极区域上的硅化物形成。
源极区域424形成于DMOS装置400中的主体区域418的至少一部分中，源极区域具有与主体区域的导电类型相反的导电类型。具体来说，在此说明性实施例中，在主体区域418的界定区域中执行n型植入。p型区域426还形成于主体区域418中的源极区域424的横向相邻处。可通过将指定浓度水平的p型杂质植入到主体区域418中而形成的p型区域426至少部分用于促进衬底402接地。
在完成DMOS装置400之后，可在一或多个实施例中以常规方式制造CMOS装置450。具体来说，CMOS装置450的源极区域及漏极区域形成于其相应阱406及408中。对于形成于p阱406中的装置(其将变成NMOS装置)，将n型杂质植入到p阱的界定区域中，接着进行扩散以形成NMOS装置的源极区域428及漏极区域430。在此说明性实施例中，源极区域428及漏极区域430的一个侧由STI结构404界定且源极区域428及漏极区域430的相对侧由间隔物422界定。由于扩散过程，n型源极区域及n型漏极区域的一部分将在栅极间隔物下方延伸以形成相应扩散区域432。扩散区域432基本上充当DMOS装置中的LDD区域的等效物以缓解由短沟道引起的热载子效应。
同样地，对于形成于n阱408中的装置(其将变成PMOS装置)，将p型杂质植入到n阱的界定区域中，接着进行扩散以形成PMOS装置的源极区域434及漏极区域436。在此说明性实施例中，源极区域434及漏极区域436的一个侧由STI结构404界定且源极区域434及漏极区域436的相对侧由间隔物422界定。由于扩散过程，p型源极区域及p型漏极区域的一部分将在栅极间隔物下方延伸以以与扩散区域432一致的方式形成相应扩散区域438。
在步骤316中，CMOS装置450中的每一者的源极区域及漏极区域以及DMOS装置400的源极区域424经历硅化过程。在此步骤316中，将毯覆式金属层440(例如钴、钛、镍等等)沉积于CMOS装置450的源极区域428、434及漏极区域430、436及DMOS装置400的源极区域424上方。由于DMOS装置400的NLDD区域420由氧化物层410覆盖，所以沉积金属层440不会与NLDD区域反应，因此，DMOS装置的漏极区域不会发生硅化。维持DMOS装置中的高击穿电压是很重要的。在此步骤期间，NLDD区域420的一小部分经暴露以允许将金属层421沉积于NLDD区域中，在一或多个实施例中，金属层421将在硅化之后用于提供与DMOS装置400的随后形成漏极接点的低电阻电连接，同时维持漏极电极与源极电极之间的大电势梯度。
在适于沉积金属的温度处的退火之后，使硅化物层形成于CMOS装置450的源极区域及漏极区域、DMOS装置400的源极区域及DMOS装置的漏极接触接口上。(例如)通过使用湿式蚀刻工艺而移除任何未反应金属。
在步骤318中，形成电介质层442(例如(举例来说)氧化物(例如SiO2))于晶片上方。形成穿过电介质层442的开口以暴露DMOS装置及CMOS装置的相应源极区域及漏极区域。可(例如)通过蚀刻(例如反应性离子蚀刻(RIE))而形成穿过电介质层442的开口。接着，使用导电材料(例如铝、金等等)填充开口以借此形成DMOS装置及CMOS装置的接点来提供到装置的电连接。
如果需要高电压DMOS装置，那么第二栅极(其在本文中可指称场板)可包含于DMOS装置中。图5是根据本发明的另一实施例的横截面图，其描绘包含一起集成于共同衬底上的DMOS装置及CMOS装置的示范性半导体结构的至少一部分。在此说明性实施例中，半导体结构包含以先前结合图4所描述的方式形成的CMOS装置(NMOS晶体管及PMOS晶体管)，且进一步包含集成于相同衬底402上的DMOS装置600。除DMOS装置600包含第二栅极(场板)(其充当用于进一步增大装置中的击穿电压的掩模结构)以外，DMOS装置600基本上以与图4中所展示的DMOS装置400一致的方式形成。
具体来说，参考图5，DMOS装置600包含形成于DMOS栅极堆叠(其包含多晶硅层412及金属/硅化物层414)及侧壁间隔物422的至少一部分上方的电介质层602。金属层604或金属硅化物层或其它导电层形成于电介质层602的至少一部分上。形成于DMOS栅极的漏极侧拐角接近处的金属硅化物层604充当掩模结构或场板以帮助将高电场电势梯度分布于DMOS装置400的NLDD区域420上方，而非将电场集中于栅极拐角处。
鉴于到目前为止的讨论，应了解，示范性半导体装置包含至少一个LDMOS结构及与所述LDMOS结构集成于共同衬底上的至少一个CMOS结构。所述LDMOS结构包含第一完全硅化栅极，其包括第一金属硅化物材料。所述CMOS结构包含第二完全硅化栅极，其包括第二金属硅化物材料。所述第二完全硅化栅极与所述第一完全硅化栅极分离。在一或多个实施例中，所述第一栅极包括硅化钨且所述第二栅极包括除硅化钨以外的金属硅化物材料。
鉴于到目前为止的讨论，还应了解，一种用于制造功率半导体装置的方法包含：形成具有第一完全硅化栅极的至少一个LDMOS结构；且形成与所述LDMOS结构集成于相同衬底上的至少一个CMOS结构，所述CMOS结构具有与所述第一完全硅化栅极分离的第二完全硅化栅极。
可在集成电路中实施本发明的技术的至少一部分。在形成集成电路时，通常以重复图案将相同裸片制造于半导体晶片的表面上。每一裸片包含本文中所描述的装置，且可包含其它结构及/或电路。个别裸片从晶片切割或分割，接着被封装为集成电路。所属领域的技术人员将知道如何分割晶片及封装裸片来产生集成电路。附图或其部分中所说明的示范性电路的任何者可为集成电路的部分。如此制造的集成电路被视为本发明的部分。
所属领域的技术人员应了解，上文所讨论的示范性结构可以原始形式分布(即，具有多个未封装芯片的单个晶片)，分布为裸裸片，以封装形式分布，或并入为受益于根据本发明的一或多个实施例使有源半导体装置与无源组件集成的中间产品或最终产品的部分。
根据本发明的方面的集成电路基本上可用于其中采用高频功率半导体装置(例如RF功率放大器)的任何应用及/或电子系统中。适合用于实施本发明的实施例的系统及装置可包含(但不限于)便携式电子产品(例如手机、平板计算机等等)。并入此类集成电路的系统被视为本发明的部分。鉴于本文中所提供的本发明的教示，所属领域的一般技术人员将能够预期本发明的实施例的其它实施方案及应用。
本文中所描述的本发明的实施例的说明希望提供各种实施例的一般理解，且其不希望用作可利用本文中所描述的电路及技术的设备及系统的所有元件及特征的完整描述。所属领域的技术人员将鉴于本文中的教示而明白许多其它实施例；利用源自本发明的实施例的其它实施例，使得可在不背离本发明的范围的情况下作出结构及逻辑替代及改变。图式还仅供说明且未按比例绘制。因此，本说明书及图式被视为意在说明而非限制。
本文中仅为了方便而由术语“实施例”个别地及/或共同地指代本发明的实施例，且如果实际上展示一个以上实施例或发明概念，那么不希望将本申请案的范围限制于任何单个实施例或发明概念。因此，尽管本文中已说明及描述特定实施例，但应理解，实现相同目的的布置可替代所展示的(若干)特定实施例；即，本发明希望涵盖各种实施例的任何及所有调适或变化。所属领域的技术人员将鉴于本文中的教示而明白上述实施例与本文中未具体描述的其它实施例的组合。
本文中所使用的术语仅用于描述特定实施例且不希望限制本发明。如本文中所使用，如果上下文无另外明确指示，那么单数形式“一”及“所述”希望还包含复数形式。应进一步理解，术语“包括(comprises)”及/或“包括(comprising)”在用于本说明书中时特指存在所述特征、步骤、操作、元件及/或组件，但不排除存在或添加一或多个其它特征、步骤、操作、元件、组件及/或其群组。例如“上方”及“下方”的术语用于指示元件或结构的彼此相对定位，而非相对高度。
所附权利要求书中的所有构件或步骤加功能元件的对应结构、材料、动作及等效物希望包含用于结合具体所主张的其它主张元件来执行功能的任何结构、材料或动作。已为了说明及描述而呈现各种实施例的描述，但所述描述不希望具排他性或受限于所揭示的形式。所属领域的一般技术人员将在不背离本发明的范围及精神的情况下明白许多修改及变化。实施例经选择及描述以最佳地解释本发明的原理及实际应用且使其它所属领域的一般技术人员能够理解各种实施例及适用于所预期的特定使用的各种修改。
提供遵守37C.F.R.§1.72(b)的摘要说明书，37C.F.R.§1.72(b)要求摘要说明书允许读者快速确认技术发明的特性。应了解，摘要说明书不会用于解译或限制权利要求书的范围或意义。另外，应明白，在前述具体实施方式中，为简化本发明而将各种图一起群组于单个实施例中。本发明的此方法不应被解译为反映所主张的实施例需要比每一权利要求中明确叙述的特征多的特征的意图。确切来说，如所附权利要求书所反映，发明标的物具有单个实施例的非所有特征。因此，将所附权利要求书并入到具体实施方式中，其中每一权利要求自身代表单独主张的标的物。
鉴于本文中所提供的本发明的实施例的教示，所属领域的一般技术人员将能够预期本发明的实施例的技术的其它实施方案及应用。尽管本文中已参考附图来描述本发明的说明性实施例，但应理解，本发明的实施例不受限于那些精确实施例，且所属领域的技术人员在不背离所附权利要求书的范围的情况下对本文作出各种其它改变及修改。

Claims (27)

1.一种功率半导体装置，其包括：
至少一个横向扩散金属氧化物半导体LDMOS结构，其具有包括第一金属硅化物材料的第一完全硅化栅极；及
至少一个互补金属氧化物半导体CMOS结构，其与所述LDMOS结构集成于相同衬底上，所述CMOS结构具有包括第二金属硅化物材料的第二完全硅化栅极。
2.根据权利要求1所述的装置，其中所述第一金属硅化物材料包括硅化钨。
3.根据权利要求2所述的装置，其中所述第二完全硅化栅极包括硅化钛(TiSi2)、硅化钴(CoSi2)及硅化镍(NiSi2)中的至少一者。
4.根据权利要求1所述的装置，其中所述第一完全硅化栅极经形成为与所述第二完全硅化栅极分离。
5.根据权利要求1所述的装置，其中所述第一及第二金属硅化物材料包括硅化钨。
6.根据权利要求1所述的装置，其中所述第一完全硅化栅极包括硅化钨，且所述第二完全硅化栅极包括除硅化钨以外的材料。
7.根据权利要求1所述的装置，其中在形成所述CMOS结构之前，形成所述LDMOS结构的所述第一完全硅化栅极。
8.根据权利要求1所述的装置，其进一步包括经形成于所述衬底中的多个浅沟槽隔离STI结构，所述STI结构使所述LDMOS结构与所述CMOS结构电隔离。
9.根据权利要求1所述的装置，其进一步包括经形成于所述LDMOS结构的所述第一栅极及所述CMOS结构的第二栅极下方的栅极氧化物层，所述第一栅极下方的所述栅极氧化物层具有第一横截面厚度，且所述第二栅极的所述栅极氧化物层具有第二横截面厚度，所述第一厚度大于所述第二厚度。
10.根据权利要求1所述的装置，其进一步包括经形成于所述LDMOS结构的所述第一栅极的至少一部分上方的屏蔽结构，所述屏蔽结构经配置以将电场电势梯度分布于所述LDMOS结构的轻掺杂漏极区域上方及远离所述第一栅极的拐角之处。
11.根据权利要求1所述的装置，其中所述CMOS结构是具有小于0.35微米的最小沟道长度的深亚微米CMOS结构。
12.一种制造功率半导体装置的方法，所述方法包括：
形成具有包括第一金属硅化物材料的第一完全硅化栅极的至少一个横向扩散金属氧化物半导体LDMOS结构；且
形成与所述LDMOS结构集成于相同衬底上的至少一个互补金属氧化物半导体CMOS结构，所述CMOS结构具有包括第二金属硅化物材料的第二完全硅化栅极。
13.根据权利要求12所述的方法，其中形成所述至少一个LDMOS结构包括：
形成沟道区域于所述LDMOS结构中，所述LDMOS沟道区域与所述第一完全硅化栅极自对准。
14.根据权利要求13所述的方法，其中形成所述沟道区域于所述LDMOS结构中包括：
使漏极接点与所述第一完全硅化栅极分离，其中轻掺杂漏极LDD区域经形成于所述漏极接点与所述第一完全硅化栅极之间。
15.根据权利要求12所述的方法，其中在所述CMOS结构的所述第二完全硅化栅极之前，形成所述LDMOS结构的所述第一完全硅化栅极。
16.根据权利要求12所述的方法，其中形成所述至少一个LDMOS结构包括：
形成第一栅极氧化物层于所述半导体装置的LDMOS区域的至少一部分中；
形成第一多晶硅层于所述第一栅极氧化物层的至少一部分上；
形成保护层于所述半导体装置的区域上方，在所述区域中，未形成所述LDMOS结构的所述第一完全硅化栅极；
将第一金属层沉积于所述第一多晶硅层的至少一部分上，所述第一多晶硅层及所述第一金属层形成第一膜堆叠；
图案化及蚀刻所述第一膜堆叠，以形成第一自对准栅极堆叠；且
使所述第一自对准栅极堆叠在第一温度处退火，以形成所述LDMOS结构的所述第一完全硅化栅极。
17.根据权利要求16所述的方法，其中所述第一金属层包括钨及硅化钨中的至少一者。
18.根据权利要求16所述的方法，其中形成所述至少一个CMOS结构包括：
形成第二栅极氧化物层于所述半导体装置的CMOS区域的至少一部分中，所述第二栅极氧化物层具有不同于所述第一栅极氧化物层的横截面厚度的横截面厚度；
形成第二多晶硅层于所述第二栅极氧化物层的至少一部分上；
形成间隔物层于所述第二多晶硅层的至少侧壁上；且
形成自对准硅化物层于所述第二多晶硅层上，所述自对准硅化物层及所述第二多晶硅层形成所述CMOS结构的所述第二完全硅化栅极。
19.根据权利要求18所述的方法，其中所述第二多晶硅层上的所述自对准硅化物层包括第二金属层，所述第一金属层由不同于所述第二金属层的材料形成。
20.根据权利要求19所述的方法，其中所述第一金属层包括钨及硅化钨的至少一者，且所述第二金属层包括硅化钛(TiSi2)、硅化钴(CoSi2)及硅化镍(NiSi2)中的至少一者。
21.根据权利要求18所述的方法，其中形成所述自对准硅化物层于所述第二硅化物层上包括：
将第二金属层沉积于所述第二多晶硅层上，所述第二多晶硅层及所述第二金属层形成第二膜堆叠；
图案化及蚀刻所述第二膜堆叠，以形成第二自对准栅极堆叠；且
使所述第二自对准栅极堆叠在第二温度处退火，以形成所述CMOS结构的所述第二完全硅化栅极。
22.根据权利要求21所述的方法，其中所述第二温度小于所述第一温度。
23.根据权利要求12所述的方法，其中所述LDMOS结构的所述第一完全硅化栅极经形成为与所述CMOS结构的所述第二完全硅化栅极分离。
24.根据权利要求12所述的方法，进一步包括：
形成电介质层于所述LDMOS结构的所述第一完全硅化栅极上方；且
形成屏蔽结构于所述电介质层的至少一部分上，所述屏蔽结构经配置以将电场电势梯度分布于所述LDMOS结构的轻掺杂漏极区域上方及远离所述第一完全硅化栅极的拐角之处。
25.根据权利要求12所述的方法，其中形成所述至少一个CMOS结构包括：
形成源极区域及漏极区域于所述CMOS结构中；且
通过使硅化物层与所述对应源极区域及漏极区域自对准来使所述CMOS结构中的所述源极区域及所述漏极区域硅化。
26.根据权利要求12所述的方法，其中用于形成所述CMOS结构的制造过程的最小沟道长度小于0.35微米。
27.根据权利要求12所述的方法，其中包含于所述CMOS结构的所述第二完全硅化栅极中的所述第二金属硅化物材料包括硅化钴、硅化钛及硅化镍中的一者。
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