CN107665925A - 薄膜晶体管及其制造方法和包括其的显示装置 - Google Patents

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Abstract

公开了一种包括N型半导体层和P型半导体层二者的薄膜晶体管及其制造方法和包括其的显示装置，其中所述薄膜晶体管可包括：位于基板上的第一栅极电极；用于覆盖所述第一栅极电极的第一栅极绝缘膜；位于所述第一栅极绝缘膜上的半导体层；用于覆盖所述半导体层的第二栅极绝缘膜；和位于所述第二栅极绝缘膜上的第二栅极电极，其中所述半导体层包括N型半导体层和P型半导体层。

Description

薄膜晶体管及其制造方法和包括其的显示装置
相关申请的交叉引用
本申请要求于2016年7月29日提交的韩国专利申请No.10-2016-0097308和于2016年8月23日提交的韩国专利申请No.10-2016-0107224的权益，在此援引这些专利申请作为参考，如同在这里完全阐述一样。
技术领域
本公开内容的实施方式涉及一种薄膜晶体管及其制造方法和包括其的显示装置。
背景技术
随着信息导向社会的发展，对于显示图像的显示装置的各种需求逐渐增加。因而，存在液晶显示(LCD)装置、等离子显示面板(PDP)装置和有机发光显示(OLED)装置的各种显示装置。
显示装置可包括显示面板、栅极驱动电路、数据驱动电路和时序控制器。显示面板可包括栅极线、数据线、以及设置在栅极线和数据线的每个交叉部分的像素，其中当栅极信号提供至栅极线时，数据线的数据电压提供至像素。像素根据数据电压发射具有预定亮度的光。显示装置通过使用对应于开关装置的薄膜晶体管驱动像素和栅极驱动电路。薄膜晶体管可以是用于通过电场控制电流的金属氧化物半导体场效应晶体管(MOSFET)。
对应于反相器的互补金属氧化物半导体(CMOS)可用作用于适当输出输入信号的显示装置的开关装置，其中CMOS需要N型MOSFET和P型MOSFET二者。就是说，CMOS包括至少两个薄膜晶体管，使得在CMOS的尺寸减小方面具有限制。
发明内容
因此，本发明的实施方式涉及一种基本上克服了由于相关技术的限制和缺点而导致的一个或多个问题的薄膜晶体管。
本发明的实施方式的一个方面旨在提供一种包括N型半导体层和P型半导体层二者的薄膜晶体管及其制造方法和包括其的显示装置。
在下面的描述中将部分列出本发明实施方式的附加优点和特征，这些优点和特征的一部分根据下面的解释对于本领域普通技术人员将变得显而易见或者可通过本发明实施方式的实施领会到。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明实施方式的这些目的和其他优点。
为了实现这些和其他优点并根据本发明实施方式的目的，如在此具体化和概括描述的，提供了一种薄膜晶体管，可包括：设置在基板上的第一栅极电极；用于覆盖所述第一栅极电极的第一栅极绝缘膜；设置在所述第一栅极绝缘膜上的半导体层；用于覆盖所述半导体层的第二栅极绝缘膜；和设置在所述第二栅极绝缘膜上的第二栅极电极，其中所述半导体层包括N型半导体层和P型半导体层。
在本发明实施方式的另一个方面中，提供了一种薄膜晶体管的制造方法，可包括：在基板上设置第一栅极电极；设置用于覆盖所述第一栅极电极的第一栅极绝缘膜；在所述第一栅极绝缘膜上设置包括N型半导体层和P型半导体层的半导体层；设置用于覆盖所述半导体层的第二栅极绝缘膜；和在所述第二栅极绝缘膜上设置第二栅极电极。
在本发明实施方式的另一个方面中，提供了一种包括薄膜晶体管的显示装置，可包括：显示面板，所述显示面板包括数据线、栅极线、以及设置在所述栅极线和所述数据线的每一交叉部分的像素；用于给所述数据线提供数据电压的数据驱动电路；和用于给所述栅极线提供栅极信号的栅极驱动电路，其中每个所述像素或所述栅极驱动电路包括薄膜晶体管，其中所述薄膜晶体管包括：设置在基板上的第一栅极电极；用于覆盖所述第一栅极电极的第一栅极绝缘膜；设置在所述第一栅极绝缘膜上的半导体层；用于覆盖所述半导体层的第二栅极绝缘膜；和设置在所述第二栅极绝缘膜上的第二栅极电极，其中所述第一栅极电极不与所述第二栅极电极重叠，所述半导体层的一部分与所述第一栅极电极重叠并且所述半导体层的另一部分与所述第二栅极电极重叠，并且所述半导体层包括N型半导体层和P型半导体层。
应当理解，本发明实施方式前面的一般性描述和下面的详细描述都是例示性的和解释性的，旨在对要求保护的本发明提供进一步的解释。
附图说明
给本发明的实施方式提供进一步理解并并入本申请构成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明实施方式的原理。在附图中：
图1是图解根据本发明一个实施方式的薄膜晶体管的平面图；
图2是沿图1的I-I’线的剖面图；
图3是显示根据本发明一个实施方式的薄膜晶体管的N型半导体特性和P型半导体特性的图表；
图4是显示根据P型半导体层的厚度，P型半导体特性的图表；
图5是图解根据本发明另一个实施方式的薄膜晶体管的平面图；
图6是沿图5的II-II’线的剖面图；
图7是图解根据本发明一个实施方式的薄膜晶体管的制造方法的流程图；
图8A到8F是沿图1的I-I’线的剖面图，其图解了根据本发明一个实施方式的薄膜晶体管的制造方法；
图9是图解当制造N型半导体层和P型半导体层的工艺存在真空制动(vacuumbrake)时，N型半导体特性和P型半导体特性的图表；
图10是图解根据本发明另一个实施方式的薄膜晶体管的制造方法的流程图；
图11A到11D是沿图5的II-II’线的剖面图，其图解了根据本发明另一个实施方式的薄膜晶体管的制造方法；
图12是图解根据本发明一个实施方式的显示装置的斜视图；
图13是图解图12的第一基板、栅极驱动器、源极驱动IC、柔性膜、电路板和时序控制器的平面图；
图14是图解根据本发明实施方式的显示装置中的像素的一个示例的电路图；
图15是图解根据本发明实施方式的显示装置中的像素的另一个示例的电路图；
图16是图解根据本发明实施方式的显示装置中的像素的另一个示例的电路图；
图17是图解根据本发明实施方式的栅极驱动器的一个示例的电路图。
具体实施方式
现在将详细参照本发明的典型实施方式，附图中图解了这些实施方式的一些例子。只要可能，将在整个附图中使用相同的参考标记表示相同或相似的部分。将通过参照附图描述的下列实施方式阐明本发明的优点和特征以及其实现方法。然而，本发明可以以不同的形式实施，不应解释为限于在此列出的实施方式。而是，提供这些实施方式是为了使该公开内容全面和完整，并将本发明的范围充分地传递给本领域技术人员。此外，本发明仅由权利要求的范围限定。
为了描述本发明的实施方式而在附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，因而本发明不限于图示的细节。相似的参考标记通篇表示相似的要素。在下面的描述中，当确定对相关已知技术的详细描述会不必要地使本发明的重点模糊不清时，将省略该详细描述。
在本申请中使用“包括”、“具有”和“包含”进行描述的情况下，可添加其他部分，除非使用了“仅”。单数形式的术语可包括复数形式，除非有相反指示。
在解释一要素时，尽管没有明确说明，但该要素应解释为包含误差范围。
在描述位置关系时，例如，当位置顺序被描述为“在……上”、“在……上方”、“在……下方”和“在……之后”时，可包括不接触的情形，除非使用了“正好”或“直接”。
在描述时间关系时，例如当时间顺序被描述为“在……之后”、“随后”、“接下来”和“在……之前”时，可包括不连续的情况，除非使用了“正好”或“直接”。
将理解到，尽管在此可使用术语“第一”、“第二”等来描述各种要素，但这些要素不应被这些术语限制。这些术语仅仅是用来彼此区分要素。例如，在不背离本发明的范围的情况下，第一要素可能被称为第二要素，相似地，第二要素可能被称为第一要素。
此外，“X轴方向”、“Y轴方向”和“Z轴方向”不限于垂直的几何构造。就是说，“X轴方向”、“Y轴方向”和“Z轴方向”可包括功能性构造的更宽的可适用范围。
此外，应当理解术语“至少一个”包括与任一项目相关的所有组合。例如，“第一要素、第二要素和第三要素中的至少一个”可包括选自第一要素、第二要素和第三要素中的两个或更多个要素的所有组合以及第一要素、第二要素和第三要素中的每一个要素。此外，如果提到第一要素位于第二要素“上或上方”，则应当理解第一要素和第二要素可彼此接触，或者可在第一要素与第二要素之间插入第三要素。
本领域技术人员能够充分理解到，本发明各实施方式的特征可彼此部分或整体地结合或组合，且可在技术上彼此进行各种互操作和驱动。本发明的实施方式可彼此独立实施，或者以相互依赖的关系共同实施。
下文中，将参照附图描述根据本发明实施方式的薄膜晶体管及其制造方法和包括其的显示装置。
图1是图解根据本发明一个实施方式的薄膜晶体管的平面图。图2是沿图1的I-I’线的剖面图。
参照图1和2，根据本发明一个实施方式的薄膜晶体管可包括第一栅极电极110、半导体层130、包括第一源极电极141和第二源极电极143的多个源极电极、包括第一漏极电极142和第二漏极电极144的多个漏极电极、和第二栅极电极160。
薄膜晶体管设置在基板100上。基板100可由塑料或玻璃形成。
缓冲膜可设置在基板100上，其中缓冲膜保护薄膜晶体管免于通过基板100渗透的湿气。缓冲膜可由交替沉积的多个无机膜形成。例如，缓冲膜可形成为通过交替沉积氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiON)之中的至少一个无机膜而获得的多层结构。
薄膜晶体管的第一栅极电极110可设置在基板100或缓冲膜上。第一栅极电极110可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。
第一栅极绝缘膜120可设置在第一栅极电极110上。第一栅极绝缘膜120可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。
第一栅极电极110防止光从基板100入射到第一沟道区域(CH1)上，由此保护第一沟道区域(CH1)免于光。此外，如图2中所示，可在与第二沟道区域(CH2)对应的区域中额外设置遮光层111，由此防止光入射到第二沟道区域(CH2)上。遮光层111可设置在与第一栅极电极110相同的层中并且可由与第一栅极电极110相同的材料形成。
半导体层130可设置在第一栅极绝缘膜120上。半导体层130的一部分可与第一栅极电极110重叠。
半导体层130可包括N型半导体层131和P型半导体层132。N型半导体层131设置在第一栅极绝缘膜120上，P型半导体层132设置在N型半导体层131上。N型半导体层131与设置在N型半导体层131下方的第一栅极电极110之间的重叠区域定义为第一沟道区域(CH1)。P型半导体层132与设置在P型半导体层132上方的第二栅极电极160之间的重叠区域定义为第二沟道区域(CH2)。
N型半导体层131可由N型氧化物半导体层形成，P型半导体层132可由P型氧化物半导体层形成。当N型半导体层131由N型氧化物半导体层形成时，其可以是IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO或GZO。当P型半导体层132由P型氧化物半导体层形成时，其可以是Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc、Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、Ln/Cu/O/Ch(氧硫族元素化物，Ln＝镧系元素(La～Lu)，Ch＝Se、S、Te)、或Cu-纳米线。
当N型半导体层131由N型氧化物半导体层形成，并且P型半导体层132由P型氧化物半导体层形成时，P型半导体层132的厚度可小于N型半导体层131的厚度。例如，N型半导体层131的厚度可以是30nm或小于30nm，P型半导体层132的厚度可以是10nm或小于10nm。
P型半导体层132的晶界对器件特性具有影响。详细地说，通过增加晶界可改善薄膜晶体管的器件特性。当P型半导体层132在N型半导体层131上形成为10nm或小于10nm的薄膜时，P型半导体层132的晶粒尺寸减小，使得晶界增加，由此改善P型半导体层132的特性。更详细地说，当P型半导体层132具有改善的特性，例如减小的离子化缺陷和增加的晶界时，如图3中所示，其具有接近0V的低阈值电压，并且饱和迁移率提高至4.0cm2/Vs或超过4.0cm2/Vs。将参照图3和4详细描述P型半导体层132的厚度和效果。
N型半导体层131可由N型多晶硅层形成，并且P型半导体层132可由P型多晶硅层形成。
第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144可设置在半导体层130上。第一源极电极141和第一漏极电极142可与第一栅极电极110重叠。
第一漏极电极142可经由连接电极145与第二漏极电极144连接。因此，薄膜晶体管可起到互补金属氧化物半导体(CMOS)的作用。可省略连接电极145。
第二栅极绝缘膜150可设置在半导体层130、第一源极电极141和第二源极电极143、第一漏极电极142和第二漏极电极144、以及连接电极145上。第二栅极绝缘膜150可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。
第二栅极电极160可设置在第二栅极绝缘膜150上。第二栅极电极160可与第二源极电极143和第二漏极电极144重叠。第二栅极电极160可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。
第一栅极电极110可部分地与半导体层130的一部分重叠，并且第二栅极电极160可部分地与半导体层130的另一部分重叠。
详细地说，设置在第一源极电极141与第一漏极电极142之间的半导体层130的N型半导体层131与第一栅极电极110之间的重叠区域可定义为具有N型半导体特性的第一沟道区域(CH1)。第一沟道区域(CH1)的沟道长度(L1)可定义为第一源极电极141与第一漏极电极142之间的距离。第一沟道区域(CH1)的沟道宽度(W1)可定义为第一源极电极141和第一漏极电极142的每一个的宽度。
此外，设置在第二源极电极143与第二漏极电极144之间的半导体层130的P型半导体层132与第二栅极电极160之间的重叠区域可定义为具有P型半导体特性的第二沟道区域(CH2)。第二沟道区域(CH2)的沟道长度(L2)可定义为第二源极电极143与第二漏极电极144之间的距离。第二沟道区域(CH2)的沟道宽度(W2)可定义为第二源极电极143和第二漏极电极144的每一个的宽度。
如上所述，根据本发明一个实施方式的薄膜晶体管包括N型半导体层131和P型半导体层132二者，使得可提供设置在第一源极电极141与第一漏极电极142之间的区域中的N型半导体层131与第一栅极电极110之间的重叠区域，并且还可提供设置在第二源极电极143与第二漏极电极144之间的区域中的P型半导体层132与第二栅极电极160之间的重叠区域。结果，可实现具有N型半导体特性和P型半导体特性的薄膜晶体管。
图3是显示根据本发明一个实施方式的薄膜晶体管的N型半导体特性和P型半导体特性的图表。在图3中，其显示了当第一沟道区域的沟道宽度(W1)为980μm且沟道长度(L1)为150μm时，根据栅极-源极电压(Vgs)，第一沟道区域(CH1)的电流值(Ids1)，并且还显示了当第二沟道区域的沟道宽度(W2)为1960μm且沟道长度(L2)为960μm时，根据栅极-源极电压(Vgs)，第二沟道区域(CH2)的电流值(Ids2)。在图3中，X轴表示栅极-源极电压(Vgs)，Y轴表示沟道区域的电流值(Ids)。
参照图3，第一沟道区域(CH1)对应于N型沟道区域。当栅极-源极电压(Vgs)具有正电压时，第一沟道区域(CH1)的电流值(Ids1)具有与栅极-源极电压(Vgs)成比例升高的N型半导体特性。
此外，第二沟道区域(CH2)对应于P型沟道区域。当栅极-源极电压(Vgs)具有负电压时，第二沟道区域(CH2)的电流值(Ids2)具有与栅极-源极电压(Vgs)成比例升高的P型半导体特性。参照图3，电流值(Ids1)的饱和迁移率为7cm2/Vs，电流值(Ids2)的饱和迁移率为4.5cm2/Vs，由此包括N型半导体层131和P型半导体层132二者的根据本发明的薄膜晶体管有效地提供N型半导体特性和P型半导体特性二者。
如上所述，根据本发明的一个实施方式，设置在第一源极电极141与第一漏极电极142之间的半导体层130的N型半导体层131与第一栅极电极110之间的重叠区域可定义为第一沟道区域(CH1)，并且设置在第二源极电极143与第二漏极电极144之间的半导体层130的P型半导体层132与第二栅极电极160之间的重叠区域可定义为第二沟道区域(CH2)。结果，可提供具有N型半导体特性的第一沟道区域(CH1)和具有P型半导体特性的第二沟道区域(CH2)。
图4是显示根据P型半导体层的厚度，P型半导体特性的图表。图4显示了假设漏极-源极电压为-20V，当P型半导体层132的厚度为10nm、20nm或30nm时，根据栅极-源极电压(Vgs)，第二沟道区域(CH2)的电流值(Ids2)。在图4中，X轴表示栅极-源极电压(Vgs)，Y轴表示第二沟道区域(CH2)的电流值(Ids2)。
参照图4，当P型半导体层132的厚度为20nm或30nm时，不管栅极-源极电压(Vgs)如何变化，电流都持续流动，使得很难实现P型半导体特性。就是说，当P型半导体层132的厚度为20nm或30nm时，P型半导体层132不具有P型半导体特性。
同时，当P型半导体层132的厚度为10nm时，当栅极-源极电压(Vgs)接近0V时显示出截止电流特性。就是说，当P型半导体层132的厚度为10nm时，可实现P型半导体特性。
因此，当P型半导体层132的厚度小于N型半导体层131的厚度时，根据本发明一个实施方式的薄膜晶体管可实现P型半导体特性。
图5是图解根据本发明另一个实施方式的薄膜晶体管的平面图。图6是沿图5的II-II’线的剖面图。
参照图5和6，根据本发明另一个实施方式的薄膜晶体管可包括第一栅极电极110、半导体层130、包括第一源极电极141和第二源极电极143的多个源极电极、包括第一漏极电极142和第二漏极电极144的多个漏极电极、和第二栅极电极160。
图5和6中所示的薄膜晶体管中包括的第一栅极电极110、遮光层111和半导体层130与图1和2中所示的第一栅极电极110、遮光层111和半导体层130相同，由此将省略对第一栅极电极110、遮光层111和半导体层130的详细描述。
第二栅极绝缘膜150可设置在半导体层130上。第二栅极绝缘膜150可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。
第二栅极电极160可设置在第二栅极绝缘膜150上。第二栅极电极160可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。
第一栅极电极110可部分地与半导体层130的一部分重叠，并且第二栅极电极160可部分地与半导体层130的另一部分重叠。
层间绝缘层170可设置在第二栅极电极160上。层间绝缘层170可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。
第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144可设置在层间绝缘层170上。第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144可经由贯穿第二栅极绝缘膜150和层间绝缘层170的接触孔(CNT)与半导体层130的P型半导体层132连接。
第一源极电极141和第一漏极电极142可与第一栅极电极110重叠。第二源极电极143和第二漏极电极144可不与第二栅极电极160重叠。
第一漏极电极142可经由连接电极145与第二漏极电极144连接。在该情形中，薄膜晶体管可起到互补金属氧化物半导体(CMOS)的作用。可省略连接电极145。
同时，设置在第一源极电极141与第一漏极电极142之间的半导体层130的N型半导体层131与第一栅极电极110之间的重叠区域可定义为具有N型半导体特性的第一沟道区域(CH1)。第一沟道区域(CH1)的沟道长度(L1)可定义为第一源极电极141与第一漏极电极142之间的距离。第一沟道区域(CH1)的沟道宽度(W1)可定义为第一源极电极141和第一漏极电极142的每一个的宽度。
此外，设置在第二源极电极143与第二漏极电极144之间的半导体层130的P型半导体层132与第二栅极电极160之间的重叠区域可定义为具有P型半导体特性的第二沟道区域(CH2)。在该情形中，第二沟道区域(CH2)的沟道长度(L2)可定义为第二源极电极143与第二漏极电极144之间的距离。第二沟道区域(CH2)的沟道宽度(W2)可定义为第二源极电极143和第二漏极电极144的每一个的宽度。
如上所述，根据本发明另一个实施方式的薄膜晶体管包括N型半导体层131和P型半导体层132二者，使得可提供第一沟道区域(CH1)，第一沟道区域(CH1)对应于设置在第一源极电极141与第一漏极电极142之间的区域中的N型半导体层131与第一栅极电极110之间的重叠区域，并且还可提供第二沟道区域(CH2)，第二沟道区域(CH2)对应于设置在第二源极电极143与第二漏极电极144之间的区域中的P型半导体层132与第二栅极电极160之间的重叠区域。结果，可实现具有N型半导体特性和P型半导体特性的薄膜晶体管。
就是说，如图3中所示，根据本发明另一个实施方式的薄膜晶体管可设置有具有N型半导体特性的第一沟道区域(CH1)和具有P型半导体特性的第二沟道区域(CH2)。
根据本发明的另一个实施方式，如图4中所示，P型半导体层132的厚度优选为10nm或小于10nm，从而控制第二沟道区域(CH2)的导通/截止操作。
图7是图解根据本发明一个实施方式的薄膜晶体管的制造方法的流程图。图8A到8F是沿图1的I-I’线的剖面图，其图解了根据本发明一个实施方式的薄膜晶体管的制造方法。图8A到8F中所示的剖面图涉及图1和2中所示的薄膜晶体管的制造方法，由此将在整个附图中使用相同的参考标记表示相同或相似的部分。下文中，将参照图7和图8A到8F详细描述根据本发明一个实施方式的薄膜晶体管的制造方法。
第一，如图8A中所示，在基板100上设置第一栅极电极110(图7的“S101”)。详细地说，通过溅射方法在基板100的整个上表面上设置第一金属层。然后，在第一金属层上设置光刻胶图案，并执行用于蚀刻第一金属层的掩模工艺，以将第一金属层构图，由此提供第一栅极电极110。第一栅极电极110可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。
在基板100上设置缓冲膜，缓冲膜用于保护薄膜晶体管免于通过基板100渗透的湿气。第一栅极电极110可设置在缓冲膜上。缓冲膜可由交替沉积的多个无机膜形成。例如，缓冲膜可形成为通过交替沉积氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiON)之中的至少一个无机膜而获得的多层结构。可通过等离子增强化学气相沉积(PECVD)方法设置缓冲膜。
第二，如图8B中所示，可在第一栅极电极110上设置第一栅极绝缘膜120(图7的“S102”)。第一栅极绝缘膜120可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。可通过等离子增强化学气相沉积(PECVD)方法设置第一栅极绝缘膜120。
第三，如图8C中所示，可在第一栅极绝缘膜120上设置半导体层130(图7的“S103”)。半导体层130可包括N型半导体层131和P型半导体层132。
首先，通过溅射方法或金属有机化学气相沉积(MOCVD)方法在第一栅极绝缘膜120的整个上表面上设置第一半导体层，然后在第一半导体层的整个上表面上设置第二半导体层。之后，通过使用光刻胶图案的掩模工艺同时将第一半导体层和第二半导体层构图，由此提供N型半导体层131和P型半导体层132。半导体层130的一部分可与第一栅极电极110重叠。
N型半导体层131可由N型多晶硅层或N型氧化物半导体层形成。当N型半导体层131由N型氧化物半导体层形成时，其可以是IGZO、IZO、IGO、ITZO、GTO、ZTO、IAZO、AZO、ITO、ATO或GZO。
P型半导体层132可由P型多晶硅层或P型氧化物半导体层形成。当P型半导体层132由P型氧化物半导体层形成时，其可以是Cu2O、SnO、NiO、CuMO2(铜铁矿，M＝Al、Ga、In、Sr、Y、Sc、Cr)、ZnM2O4(尖晶石，M＝Co、Rh、Ir)、Ln/Cu/O/Ch(氧硫族元素化物，Ln＝镧系元素(La～Lu)，Ch＝Se、S、Te)、或Cu-纳米线。
下文中，如下将详细描述使用Cu2O的P型半导体层132。
当P型半导体层132由Cu2O形成时，为了提供具有N型半导体特性和P型半导体特性的薄膜晶体管，在保持真空状态的同时制造N型半导体层131和P型半导体层132。就是说，在一个腔室内保持真空状态的同时按顺序沉积N型半导体层131和P型半导体层132。例如，当制造N型半导体层131和P型半导体层132时，保持5mTorr～10mTorr的真空状态。
对于制造N型半导体层131和P型半导体层132的工艺来说，当不保持真空状态时，N型半导体层131可被大气的氧气氧化，由此N型半导体层131与P型半导体层132之间的界面会是不稳定的。
可在氧分压(oxygen partial pressure)为3％或小于3％的条件下制造P型半导体层132。当氧分压超过3％时，P型半导体层132可不由Cu2O形成，而是由CuO形成。此外，对于制造N型半导体层131和P型半导体层132的工艺来说，当不保持真空状态时，由于大气的氧气，P型半导体层132可不由Cu2O形成，而是由CuO形成。
当P型半导体层132由CuO形成时，与Cu2O的P型半导体层132相比，电子迁移率大大降低。就是说，当P型半导体层132由CuO形成时，第二沟道区域(CH2)的电子迁移率非常低，例如，第二沟道区域(CH2)的电子迁移率为1cm2/Vs或小于1cm2/Vs。在该情形中，如图9中所示，薄膜晶体管的P型半导体特性可大大降低，使得很难通过使用第二沟道区域(CH2)提供P型半导体特性。
此外，可执行使用高温的热处理，从而将CuO的P型半导体层变为Cu2O的P型半导体层。例如，在真空状态下，CuO的P型半导体层132被300℃以上的热处理处理至少30分钟。然而，当在真空状态下执行热处理时，由于氧脱附(oxygen desorption)，N型半导体层131的导电率增加，如图9中所示，这导致与截止电流增加有关的问题。
可在富氧环境中制造N型半导体层131。例如，当制造N型半导体层131时，氧分压可以是3％～10％。然后，如果需要根据N型半导体层131的材料提高电子迁移率，N型半导体层131的氧分压可以是0％～3％。
同时，如上所述，当P型半导体层132被制造为Cu2O时，氧分压优选为0％～3％。然而，当通过使用氧与靶材铜的反应制造P型半导体层132时，优选氧分压为40％或超过40％。
优选地，N型半导体层131的厚度为30nm或小于30nm，从而提高电子迁移率。此外，P型半导体层132的厚度为10nm或小于10nm，从而控制第二沟道区域(CH2)的导通/截止操作，并且有利于制造Cu2O的P型半导体层132的工艺。因此，P型半导体层132的厚度为10nm或小于10nm。
第四，如图8D中所示，可在半导体层130上设置第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144(图7的“S104”)。详细地说，通过溅射方法或金属有机化学气相沉积(MOCVD)方法在半导体层130的整个上表面上设置第二金属层。然后，通过使用光刻胶图案的掩模工艺将第二金属层构图，由此提供第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144。第一源极电极141和第一漏极电极142可与第一栅极电极110重叠。
此外，还可设置连接电极145，从而将第一漏极电极142和第二漏极电极144彼此连接。在该情形中，薄膜晶体管可起到互补金属氧化物半导体(CMOS)的作用。可省略连接电极145。
第一源极电极141和第二源极电极143、第一漏极电极142和第二漏极电极144、以及连接电极145可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。然而，因为第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144与P型半导体层132接触，所以优选第一源极电极141和第二源极电极143、第一漏极电极142和第二漏极电极144、以及连接电极145可形成为选自功函数为5.0eV或超过5.0eV的材料，例如钯(Pd，5.22eV～5.6eV)、铂(Pt，5.12eV～5.93eV)、金(Au，5.1eV～5.47eV)、镍(Ni，5.04eV～5.35eV)和它们的合金的单层结构或多层结构。
第五，如图8E中所示，可在半导体层130、第一源极电极141和第二源极电极143、第一漏极电极142和第二漏极电极144、以及连接电极145上设置第二栅极绝缘膜150(图7的“S105”)。第二栅极绝缘膜150可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。可通过等离子增强化学气相沉积(PECVD)方法设置第二栅极绝缘膜150。
第六，如图8F中所示，可在第二栅极绝缘膜150上设置第二栅极电极160(图7的“S106”)。详细地说，通过溅射方法或金属有机化学气相沉积(MOCVD)方法在第二栅极绝缘膜150的整个上表面上设置第三金属层。然后，通过使用光刻胶图案的掩模工艺将第三金属层构图，由此提供第二栅极电极160。第二栅极电极160可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。
第二栅极电极160可与第二源极电极143与第二漏极电极144重叠。当第一栅极电极110与半导体层130的一部分重叠时，第二栅极电极160可与半导体层130的另一部分重叠。
如上所述，在一个腔室内在真空状态下按顺序沉积N型半导体层131和P型半导体层132。结果，可在N型半导体层131与P型半导体层132之间提供稳定的界面。此外，在0％～3％的氧分压下制造P型半导体层132。结果，可提供Cu2O而不是CuO的P型半导体层132。因此，可实现具有N型半导体特性和P型半导体特性的薄膜晶体管。
图10是图解根据本发明另一个实施方式的薄膜晶体管的制造方法的流程图。图11A到11D是沿图5的II-II’线的剖面图，其图解了根据本发明另一个实施方式的薄膜晶体管的制造方法。图11A到11D中所示的剖面图涉及图5和6中所示的薄膜晶体管的制造方法，由此将在整个附图中使用相同的参考标记表示相同或相似的部分。下文中，将参照图10和图11A到11D详细描述根据本发明另一个实施方式的薄膜晶体管的制造方法。
图10的步骤“S201”到“S203”与图7的步骤“S101”到“S103”相同，由此将省略对图10的步骤“S201”到“S203”的详细描述。
参照图10，第四，如图11A中所示，可在半导体层130上设置第二栅极绝缘膜150(图10的“S204”)。第二栅极绝缘膜150可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。可通过等离子增强化学气相沉积(PECVD)方法设置第二栅极绝缘膜150。
第五，如图11B中所示，可在第二栅极绝缘膜150上设置第二栅极电极160(图10的“S205”)。详细地说，通过溅射方法或金属有机化学气相沉积(MOCVD)方法在第二栅极绝缘膜150的整个上表面上设置第二金属层。然后，通过使用光刻胶图案的掩模工艺将第二金属层构图，由此提供第二栅极电极160。第二栅极电极160可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。
当第一栅极电极110与半导体层130的一部分重叠时，第二栅极电极160与半导体层130的另一部分重叠。
第六，如图11C中所示，可在第二栅极电极160上设置层间绝缘层170(图10的“S206”)。层间绝缘层170可形成为诸如氧化硅(SiOx)或氮化硅(SiNx)之类的无机膜的单层结构、或者诸如氧化硅(SiOx)和氮化硅(SiNx)之类的无机膜的多层结构。可通过等离子增强化学气相沉积(PECVD)方法设置层间绝缘层170。
之后，可设置贯穿第二栅极绝缘膜150和层间绝缘层170的接触孔，从而暴露半导体层130的P型半导体层132。
第七，如图11D中所示，可在层间绝缘层170上设置第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144(图10的“S207”)。详细地说，通过溅射方法或金属有机化学气相沉积(MOCVD)方法在层间绝缘层170的整个上表面上设置第三金属层。然后，通过使用光刻胶图案的掩模工艺将第三金属层构图，由此提供第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144。第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144可通过接触孔(CNT)与半导体层130的P型半导体层132连接。
第一源极电极141和第一漏极电极142可与第一栅极电极110重叠。第二源极电极143和第二漏极电极144可不与第二栅极电极160重叠。
此外，还可设置连接电极145，从而将第一漏极电极142和第二漏极电极144彼此连接。在该情形中，薄膜晶体管可起到互补金属氧化物半导体(CMOS)的作用。可省略连接电极145。
第一源极电极141和第二源极电极143、第一漏极电极142和第二漏极电极144、以及连接电极145可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的任意一个的单层结构，或者可形成为选自钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)和它们的合金之中的材料的多层结构。然而，因为第一源极电极141和第二源极电极143以及第一漏极电极142和第二漏极电极144与P型半导体层132接触，所以优选第一源极电极141和第二源极电极143、第一漏极电极142和第二漏极电极144、以及连接电极145可形成为选自功函数为5.0eV或超过5.0eV的材料，例如钯(Pd，5.22eV～5.6eV)、铂(Pt，5.12eV～5.93eV)、金(Au，5.1eV～5.47eV)、镍(Ni，5.04eV～5.35eV)和它们的合金的单层结构或多层结构。
图12是图解根据本发明一个实施方式的显示装置的斜视图。图13是图解图12的第一基板、栅极驱动器、源极驱动IC、柔性膜、电路板和时序控制器的平面图。
参照图12和13，根据本发明一个实施方式的有机发光显示装置1000可包括显示面板1100、栅极驱动器1200、源极驱动集成电路(下文中称为“源极驱动IC”)1300、柔性膜1400、电路板1500和时序控制器1600。根据本发明一个实施方式的显示装置可实现为液晶显示装置、有机发光显示装置、场发射显示装置和电泳显示装置之一。
显示面板1100可包括第一基板1110和第二基板1120。第二基板1120可以是封装基板。第一基板1110和第二基板1120可由塑料或玻璃形成。
在第一基板1110的与第二基板1120相对的一个表面上，具有栅极线、数据线和像素。像素设置在通过栅极线与数据线交叉而界定的区域中。将参照图14到16详细描述每个像素的结构。
如图13中所示，显示面板1100可包括：设置有用于显示图像的像素的显示区域(DA)、以及不显示图像的非显示区域(NDA)。栅极线、数据线和像素可设置在显示区域(DA)中，栅极驱动器1200和焊盘可设置在非显示区域(NDA)中。
栅极驱动器1200根据从时序控制器1600输入的栅极控制信号将栅极信号提供至栅极线。栅极驱动器1200可通过面板内栅极驱动器(GIP)方法设置在显示面板1100的显示区域(DA)的一侧中，或者可设置在显示面板1100的两个外围侧的非显示区域(NDA)中。当以GIP方法设置栅极驱动器1200时，将参照图17详细描述栅极驱动器1200。作为另一个方式，栅极驱动器1200可以以驱动芯片制造，可安装在柔性膜上，并且可通过带式自动焊接(TAB)方法附接至显示面板1100的显示区域(DA)的一侧或者显示面板1100的两个外围侧的非显示区域(NDA)。
源极驱动IC 1300接收数字视频数据和源极控制信号。源极驱动IC 1300根据源极控制信号将数字视频数据转换为模拟数据电压，并将模拟数据电压提供至数据线。当以驱动芯片制造源极驱动IC 1300时，源极驱动IC 1300可通过覆晶薄膜(COF)方法或覆晶塑料(COP)方法安装在柔性膜1400上。
诸如数据焊盘之类的焊盘可设置在显示面板1100的非显示区域(NDA)中。在柔性膜1400中，具有用于将焊盘与源极驱动IC 1300连接的线以及用于将焊盘与电路板1500的线连接的线。柔性膜1400通过使用各向异性导电膜附接至焊盘，由此焊盘可与柔性膜1400的线连接。
电路板1500可附接至柔性膜1400。以多个驱动芯片实现的多个电路可安装在电路板1500上。例如，时序控制器1600可安装在电路板1500上。电路板1500可以是印刷电路板或柔性印刷电路板。
时序控制器1600经由电路板1500的电缆从外部系统接收数字视频数据和时序信号。时序控制器1600基于时序信号产生用于控制栅极驱动器1200的操作时序的栅极控制信号和用于控制源极驱动IC 1300的操作时序的源极控制信号。时序控制器1600将栅极控制信号提供至栅极驱动器1200并将源极控制信号提供至源极驱动IC 1300。
图14是图解根据本发明实施方式的显示装置中的像素的一个示例的电路图。参照图14，根据本发明实施方式的显示装置的像素(P)可包括薄膜晶体管(T)、像素电极11和存储电容器(Cst)。
薄膜晶体管(T)响应于第k条栅极线(Gk，“k”是2或2以上的整数)的栅极信号将第j条数据线(Dj，“j”是2或2以上的整数)的数据电压提供至像素电极11。每个像素(P)通过基于提供至像素电极11的数据电压与提供至公共电极12的公共电压之间的电位差产生的电场驱动液晶层13的液晶，使得调整从背光单元发射的光的透射量。公共电压通过公共电压线(VcomL)提供至公共电极12，背光单元设置在显示面板1100下方，从而给显示面板1100发射均匀的光。此外，存储电容器(Cst)制备在像素电极11与公共电极12之间，由此保持像素电极11与公共电极12之间的恒定电压差。
在根据本发明实施方式的显示装置中，第一栅极电极和第二栅极电极中的任意一个可与预定线或电极连接，使得可提供选择性地以N型薄膜晶体管或P型薄膜晶体管实现的薄膜晶体管(T)。在图14中，仅薄膜晶体管(T)的第一栅极电极110与第k条栅极线(Gk)连接，由此以N型薄膜晶体管实现薄膜晶体管(T)。
参照图14，需要仅具有N型半导体特性的薄膜晶体管(T)，由此通过使用具有N型半导体特性的第一沟道区域(CH1)切换第j条数据线(Dj)与像素电极11之间的连接。因而，薄膜晶体管(T)的第一栅极电极110与第k条栅极线(Gk)连接，第一源极电极141与像素电极11连接，并且第一漏极电极142与第j条数据线(Dj)连接。薄膜晶体管(T)的第二栅极电极160不与任何线连接。薄膜晶体管(T)的第二源极电极143可与第j条数据线(Dj)连接，并且第二漏极电极144可与像素电极11连接，但不限于该结构。第二源极电极143和第二漏极电极144可不与任何线电连接。
如上所述，根据实施方式的薄膜晶体管具有N型半导体特性和P型半导体特性。然而，根据本发明实施方式的薄膜晶体管仅使用N型半导体特性，由此根据本发明实施方式的薄膜晶体管可应用于液晶显示装置中的像素(P)的薄膜晶体管。
同时，图14显示了薄膜晶体管(T)仅使用N型半导体特性。然而，薄膜晶体管(T)可使用N型半导体特性和P型半导体特性。在该情形中，薄膜晶体管(T)的第二栅极电极160可与另一信号线连接，而不是与第k条栅极线(Gk)连接。
图15是图解根据本发明实施方式的显示装置中的像素的另一个示例的电路图。参照图15，根据本发明实施方式的显示装置的像素(P)可包括有机发光二极管(OLED)、驱动晶体管(DT)、第一和第二晶体管(ST1，ST2)和电容器(Cst)。
有机发光二极管(OLED)根据通过驱动晶体管(DT)提供的电流而发光。有机发光二极管(OLED)的阳极电极可与驱动晶体管(DT)的源极电极连接，并且有机发光二极管(OLED)的阴极电极可与被提供第一电源电压的第一电源电压线(VSSL)连接。第一电源电压线(VSSL)可以是被提供低电位电源电压的低电位电压线。
有机发光二极管(OLED)可包括阳极电极、空穴传输层、有机发光层、电子传输层和阴极电极。当电压施加至有机发光二极管(OLED)的阳极电极和阴极电极时，空穴和电子分别通过空穴传输层和电子传输层传输至有机发光层，空穴和电子在有机发光层中的结合形成光发射。
驱动晶体管(DT)设置在有机发光二极管(OLED)与被提供第二电源电压的第二电源电压线(VDDL)之间。驱动晶体管(DT)根据栅极电极与源极电极之间的电压差调整从第二电源电压线(VDDL)流到有机发光二极管(OLED)的电流。第二电源电压线(VDDL)可以是被提供高电位电源电压的高电位电压线。
第一晶体管(ST1)可被第k条栅极线(Gk)的第k个栅极信号导通，由此将第j条数据线(Dj)的电压提供至驱动晶体管(DT)的栅极电极。第二晶体管(ST2)被第k条感测线(Sk)的第k个感测信号导通，由此将第q条基准电压线(Rq)与驱动晶体管(DT)的源极电极连接。
电容器(Cst)设置在驱动晶体管(DT)的栅极电极与源极电极之间。电容器(Cst)存储驱动晶体管(DT)的栅极电极与源极电极之间的差电压。
在本发明的该实施方式中，第一栅极电极和第二栅极电极中的任意一个可与预定线或电极连接，使得可提供选择性地以N型薄膜晶体管或P型薄膜晶体管实现的薄膜晶体管。在图15中，仅薄膜晶体管的第一栅极电极110与预定线或电极连接，由此以N型薄膜晶体管实现薄膜晶体管。
参照图15，驱动晶体管(DT)的第一栅极电极110与第一晶体管(ST1)的第一源极电极141连接，驱动晶体管(DT)的第一源极电极141与有机发光二极管(OLED)的阳极电极连接，并且驱动晶体管(DT)的第一漏极电极142与第二电源电压线(VDDL)连接。驱动晶体管(DT)的第二栅极电极160不与任何一条线电连接。驱动晶体管(DT)的第二源极电极143可与第二电源电压线(VDDL)连接，并且驱动晶体管(DT)的第二漏极电极144可与有机发光二极管(OLED)的阳极电极连接，但不限于该结构。第二源极电极143和第二漏极电极144可不与任何一条线电连接。
此外，第一晶体管(ST1)的第一栅极电极110与第k条栅极线(Gk)连接，第一晶体管(ST1)的第一源极电极141与驱动晶体管(DT)的第一栅极电极110连接，并且第一晶体管(ST1)的第一漏极电极142与第j条数据线(Dj)连接。第一晶体管(ST1)的第二栅极电极160不与任何一条线电连接。第一晶体管(ST1)的第二源极电极143可与第j条数据线(Dj)连接，并且第一晶体管(ST1)的第二漏极电极144可与驱动晶体管(DT)的第一栅极电极110连接，但不限于该结构。第二源极电极143和第二漏极电极144可不与任何一条线电连接。
此外，第二晶体管(ST2)的第一栅极电极110与第k条感测线(Sk)连接，第二晶体管(ST2)的第一源极电极141与第q条基准电压线(Rq)连接，并且第二晶体管(ST2)的第一漏极电极142与驱动晶体管(DT)的第一源极电极141连接。第二晶体管(ST2)的第二栅极电极160不与任何一条线电连接。第二晶体管(ST2)的第二源极电极143可与驱动晶体管(DT)的第一源极电极141连接，并且第二晶体管(ST2)的第二漏极电极144可与第q条基准电压线(Rq)连接，但不限于该结构。第二源极电极143和第二漏极电极144可不与任何一条线电连接。
如上所述，根据本发明实施方式的薄膜晶体管具有N型半导体特性和P型半导体特性。然而，根据本发明实施方式的薄膜晶体管仅使用N型半导体特性，由此根据本发明实施方式的薄膜晶体管可应用于有机发光显示装置中的像素(P)的薄膜晶体管。
同时，图15显示了驱动晶体管(DT)以及第一和第二晶体管(ST1，ST2)仅使用N型半导体特性。然而，薄膜晶体管可使用N型半导体特性和P型半导体特性。在该情形中，驱动晶体管(DT)的第二栅极电极160可与预定线连接。此外，第一和第二晶体管(ST1，ST2)的各个第二栅极电极160可与其他信号线连接，而不是与第k条栅极线(Gk)和第k条感测线(Sk)连接。
图16是图解根据本发明实施方式的显示装置中的像素的另一个示例的电路图。参照图16，根据本发明实施方式的显示装置的像素(P)可包括有机发光二极管(OLED)、驱动晶体管(DT)、第一和第二晶体管(ST1，ST2)和电容器(Cst)。
有机发光二极管(OLED)根据通过驱动晶体管(DT)提供的电流而发光。有机发光二极管(OLED)的阳极电极可与驱动晶体管(DT)的源极电极连接，并且有机发光二极管(OLED)的阴极电极可与被提供第一电源电压的第一电源电压线(VSSL)连接。第一电源电压线(VSSL)可以是被提供低电位电源电压的低电位电压线。
有机发光二极管(OLED)可包括阳极电极、空穴传输层、有机发光层、电子传输层和阴极电极。当电压施加至有机发光二极管(OLED)的阳极电极和阴极电极时，空穴和电子分别通过空穴传输层和电子传输层传输至有机发光层，空穴和电子在有机发光层中的结合形成光发射。
驱动晶体管(DT)设置在有机发光二极管(OLED)与被提供第二电源电压的第二电源电压线(VDDL)之间。驱动晶体管(DT)根据栅极电极与源极电极之间的电压差调整从第二电源电压线(VDDL)流到有机发光二极管(OLED)的电流。第二电源电压线(VDDL)可以是被提供高电位电源电压的高电位电压线。
第一晶体管(ST1)可被第k条栅极线(Gk)的第k个栅极信号导通，由此将第j条数据线(Dj)的电压提供至驱动晶体管(DT)的栅极电极。第二晶体管(ST2)被第k条感测线(Sk)的第k个感测信号导通，由此将驱动晶体管(DT)的栅极电极和漏极电极连接。
电容器(Cst)设置在驱动晶体管(DT)的栅极电极与源极电极之间。电容器(Cst)存储驱动晶体管(DT)的栅极电极与源极电极之间的差电压。
在本发明的该实施方式中，第一栅极电极和第二栅极电极中的任意一个可与预定线或电极连接，使得可提供选择性地以N型薄膜晶体管或P型薄膜晶体管实现的薄膜晶体管。在图16中，仅薄膜晶体管的第二栅极电极160与预定线或电极连接，由此以P型薄膜晶体管实现薄膜晶体管。
参照图16，驱动晶体管(DT)的第二栅极电极160与第一晶体管(ST1)的第二漏极电极144连接，驱动晶体管(DT)的第二源极电极143与第二电源电压线(VDDL)连接，并且驱动晶体管(DT)的第二漏极电极144与有机发光二极管(OLED)的阳极电极连接。驱动晶体管(DT)的第一栅极电极110不与任何一条线电连接。驱动晶体管(DT)的第一源极电极141可与有机发光二极管(OLED)的阳极电极连接，并且驱动晶体管(DT)的第一漏极电极142可与第二电源电压线(VDDL)连接，但不限于该结构。第一源极电极141和第一漏极电极142可不与任何一条线电连接。
此外，第一晶体管(ST1)的第二栅极电极160与第k条栅极线(Gk)连接，第一晶体管(ST1)的第二源极电极143与第j条数据线(Dj)连接，并且第一晶体管(ST1)的第二漏极电极144与驱动晶体管(DT)的第二栅极电极160连接。第一晶体管(ST1)的第一栅极电极110不与任何一条线电连接。第一晶体管(ST1)的第一源极电极141可与驱动晶体管(DT)的第二栅极电极160连接，并且第一晶体管(ST1)的第一漏极电极142可与第j条数据线(Dj)连接，但不限于该结构。第一源极电极141和第一漏极电极142可不与任何一条线电连接。
此外，第二晶体管(ST2)的第二栅极电极160与第k条感测线(Sk)连接，第二晶体管(ST2)的第二源极电极143与驱动晶体管(DT)的第二漏极电极144连接，并且第二晶体管(ST2)的第二漏极电极144与驱动晶体管(DT)的第二栅极电极160连接。第二晶体管(ST2)的第一栅极电极110不与任何一条线电连接。第二晶体管(ST2)的第一源极电极141可与驱动晶体管(DT)的第二栅极电极160连接，并且第二晶体管(ST2)的第一漏极电极142可与驱动晶体管(DT)的第二漏极电极144连接，但不限于该结构。第一源极电极141和第一漏极电极142可不与任何一条线电连接。
如上所述，根据本发明实施方式的薄膜晶体管具有N型半导体特性和P型半导体特性。然而，根据本发明实施方式的薄膜晶体管仅使用P型半导体特性，由此根据本发明实施方式的薄膜晶体管可应用于有机发光显示装置中的像素(P)的薄膜晶体管。
同时，图16显示了驱动晶体管(DT)以及第一和第二晶体管(ST1，ST2)仅使用P型半导体特性。然而，薄膜晶体管可使用N型半导体特性和P型半导体特性。在该情形中，驱动晶体管(DT)的第一栅极电极110可与预定线电连接。此外，第一和第二晶体管(ST1，ST2)的各个第一栅极电极110可与其他信号线连接，而不是与第k条栅极线(Gk)和第k条感测线(Sk)连接。
图17是图解根据本发明实施方式的栅极驱动器的一个示例的电路图。参照图17，根据本发明实施方式的栅极驱动器包括用于按顺序输出栅极信号的多个级。多个级的每一个可包括上拉节点(Q)、输出控制薄膜晶体管(PUD)和节点控制电路(NC)。
节点控制电路(NC)响应于通过控制端输入的控制信号控制上拉节点(Q)的电压，由此上拉节点(Q)的电压在节点控制电路(NC)的控制下变为高电位电压或低电位电压。例如，节点控制电路(NC)响应于通过第一端(TM1)输入的信号给上拉节点(Q)充电至高电位电压。节点控制电路(NC)响应于通过第二端(TM2)输入的信号可将上拉节点(Q)放电至低电位电压。
当上拉节点(Q)被充电至高电位电压时，第一沟道区域(CH1)导通，使得输出控制薄膜晶体管(PUD)将高电位电压(或通过时钟端提供的时钟)提供至输出端(OUT)。当上拉节点(Q)被充电至低电位电压时，第二沟道区域(CH2)导通，使得输出控制薄膜晶体管(PUD)将输出端(OUT)放电至低电位电压。
输出控制薄膜晶体管(PUD)的各个第一和第二栅极电极110和160与上拉节点(Q)连接，第一源极电极141和第二漏极电极144与输出端(OUT)连接，第一漏极电极142与高电位电压源(VDD)连接，并且第二源极电极143与低电位电压源(VSS)连接。
在相关技术中，通过使用上拉晶体管和下拉晶体管输出栅极信号，其中在上拉节点被充电至高电位电压时导通的上拉晶体管将高电位电压提供至输出端(OUT)，并且在下拉节点被充电至高电位电压时导通的下拉晶体管使输出端(OUT)放电至低电位电压。然而，根据本发明，具有N型半导体特性的第一沟道区域(CH1)起上拉晶体管的作用，并且具有P型半导体特性的第二沟道区域(CH2)起下拉晶体管的作用，使得可通过一个薄膜晶体管输出栅极信号。因此，可省略下拉节点，并且还可减小薄膜晶体管的尺寸。此外，可减小栅极驱动器的尺寸，并且当以GIP方法制造栅极驱动器时可减小显示装置的非显示区域的尺寸。
在不背离本发明的精神或范围的情况下，能够在本发明中进行各种修改和变化，这对于所属领域技术人员来说是显而易见的。因而，本发明旨在覆盖落入所附权利要求范围及其等同范围内的本发明的修改和变化。

Claims (19)

1.一种薄膜晶体管，包括：
设置在基板上的第一栅极电极；
用于覆盖所述第一栅极电极的第一栅极绝缘膜；
设置在所述第一栅极绝缘膜上的半导体层；
用于覆盖所述半导体层的第二栅极绝缘膜；和
设置在所述第二栅极绝缘膜上的第二栅极电极，
其中所述半导体层包括N型半导体层和P型半导体层。
2.根据权利要求1所述的薄膜晶体管，其中所述第一栅极电极不与所述第二栅极电极重叠。
3.根据权利要求1所述的薄膜晶体管，其中所述P型半导体层设置在所述N型半导体层上。
4.根据权利要求3所述的薄膜晶体管，其中所述P型半导体层的厚度小于所述N型半导体层的厚度。
5.根据权利要求2所述的薄膜晶体管，其中所述半导体层的第一部分与所述第一栅极电极重叠并且所述半导体层的第二部分与所述第二栅极电极重叠。
6.根据权利要求5所述的薄膜晶体管，其中所述第一栅极电极与所述N型半导体层之间的重叠区域定义为第一沟道区域，并且所述第二栅极电极与所述P型半导体层之间的重叠区域定义为第二沟道区域。
7.根据权利要求6所述的薄膜晶体管，进一步包括遮光层，所述遮光层由与所述第一栅极电极相同的材料形成、设置在与所述第一栅极电极相同的层中并且与所述第二沟道区域重叠。
8.根据权利要求1所述的薄膜晶体管，进一步包括：
所述半导体层上的多个源极电极，所述多个源极电极包括第一源极电极和第二源极电极；以及
所述半导体层上的多个漏极电极，所述多个漏极电极包括第一漏极电极和第二漏极电极，
其中所述多个漏极电极位于所述第一源极电极和所述第二源极电极之间。
9.根据权利要求8所述的薄膜晶体管，其中所述第一源极电极和所述第一漏极电极与所述第一栅极电极重叠，并且所述第二源极电极和所述第二漏极电极与所述第二栅极电极重叠。
10.根据权利要求1所述的薄膜晶体管，进一步包括：
用于覆盖所述第二栅极电极的层间绝缘层；
所述层间绝缘层上的多个源极电极，所述多个源极电极包括第一源极电极和第二源极电极；以及
所述层间绝缘层上的多个漏极电极，所述多个漏极电极包括第一漏极电极和第二漏极电极，
其中所述多个源极电极和所述多个漏极电极的每一个通过贯穿所述层间绝缘层和所述第二栅极绝缘膜的接触孔与所述半导体层连接。
11.根据权利要求8或10所述的薄膜晶体管，其中所述多个源极电极和所述多个漏极电极之中的至少一个电极包括功函数为5.0eV或超过5.0eV的金属材料。
12.根据权利要求10所述的薄膜晶体管，其中所述第一源极电极和所述第一漏极电极与所述第一栅极电极重叠，所述第二栅极电极设置在所述第二源极电极和所述第二漏极电极之间并且不与所述第二源极电极或所述第二漏极电极重叠。
13.根据权利要求8或10所述的薄膜晶体管，进一步包括用于将所述第一漏极电极和所述第二漏极电极连接到一起的连接电极。
14.根据权利要求1所述的薄膜晶体管，其中所述N型半导体层是N型氧化物半导体层，并且所述P型半导体层是P型氧化物半导体层。
15.根据权利要求14所述的薄膜晶体管，其中所述P型半导体层由Cu2O形成。
16.一种薄膜晶体管的制造方法，包括：
在基板上设置第一栅极电极；
设置用于覆盖所述第一栅极电极的第一栅极绝缘膜；
在所述第一栅极绝缘膜上设置包括N型半导体层和P型半导体层的半导体层；
设置用于覆盖所述半导体层的第二栅极绝缘膜；和
在所述第二栅极绝缘膜上设置第二栅极电极。
17.根据权利要求16所述的方法，其中设置所述半导体层的步骤包括：
在所述第一栅极绝缘膜上设置所述N型半导体层；和
在所述N型半导体层上设置所述P型半导体层，
其中在一个腔室内在同一真空条件下按顺序沉积所述N型半导体层和所述P型半导体层。
18.根据权利要求17所述的方法，其中所述同一真空条件包括保持所述腔室于5mTorr～10mTorr的真空状态。
19.一种显示装置，包括：
显示面板，所述显示面板包括数据线、栅极线、以及设置在所述栅极线和所述数据线的每一交叉部分的像素；
用于给所述数据线提供数据电压的数据驱动电路；和
用于给所述栅极线提供栅极信号的栅极驱动电路，
其中每个所述像素或所述栅极驱动电路包括薄膜晶体管，
其中所述薄膜晶体管包括：
设置在基板上的第一栅极电极；
用于覆盖所述第一栅极电极的第一栅极绝缘膜；
设置在所述第一栅极绝缘膜上的半导体层；
用于覆盖所述半导体层的第二栅极绝缘膜；和
设置在所述第二栅极绝缘膜上的第二栅极电极，
其中所述第一栅极电极不与所述第二栅极电极重叠，
所述半导体层的第一部分与所述第一栅极电极重叠并且所述半导体层的第二部分与所述第二栅极电极重叠，并且
所述半导体层包括N型半导体层和P型半导体层。
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