CN107658342A - 非对称的屏蔽栅mosfet结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种非对称的屏蔽栅MOSFET结构及其制备方法，其在第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在所述第一元胞沟槽、第二元胞沟槽内均设置屏蔽栅结构；在第一元胞沟槽远离第二元胞沟槽的外侧设置第二导电类型第一基区，在第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，在第二元胞沟槽远离第一元胞沟槽的外侧设置第二导电类型第三基区，从而能形成非对称结构，利用所述非对称结构，能减少第一导电类型源区与第二导电类型基区的接触面积，且能提供更多的电流泄放路径，减少了第一导电类型源区下方的电流，进一步减少了寄生三极管开启的可能性，从而提高了屏蔽栅MOSFET器件的雪崩电流。
Description
技术领域
本发明涉及一种屏蔽栅MOSFET结构及其制备方法，尤其是一种非对称的屏蔽栅MOSFET结构及其制备方法，属于半导体器件的技术领域。
背景技术
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。屏蔽栅MOSFET结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻.由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
屏蔽栅MOSFET结构具有导通损耗低、栅极电荷低、开关速度快、器件发热小以及能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
对于屏蔽栅MOSFET结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，为了降低导通电阻，往往采用浓度很高的漂移区衬底。所以对器件的雪崩电流能力设计要求很高。
因此，提供一种屏蔽栅MOSFET结构及其制作方法，以进一步提升高压MOSFET器件雪崩电流能力实属必要。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种非对称的屏蔽栅MOSFET结构及其制备方法，其结构紧凑，能进一步提高屏蔽栅MOSFET器件的雪崩电流能力，与现有工艺兼容，安全可靠。
按照本发明提供的技术方案，所述非对称的屏蔽栅MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括第一导电类型衬底以及位于所述第一导电类型衬底上的第一导电类型漂移层；
在所述第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在所述第一元胞沟槽、第二元胞沟槽内均设置屏蔽栅结构；在第一元胞沟槽远离第二元胞沟槽的外侧设置第二导电类型第一基区，在第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，在第二元胞沟槽远离第一元胞沟槽的外侧设置第二导电类型第三基区，第二导电类型第一基区与第一元胞沟槽的侧壁接触，第二导电类型第二基区同时与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁接触，第二导电类型第三基区与第二元胞沟槽的侧壁接触；
在第二导电类型第一基区、第二导电类型第三基区内均设有第一导电类型源区，第二导电类型第一基区内的第一导电类型源区与第一元胞沟槽的侧壁接触，第二导电类型第三基区内的第一导电类型源区与第二元胞沟槽的侧壁接触；
在第一导电类型漂移层上方设置源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第三基区以及位于第二导电类型第三基区内的第一导电类型源区欧姆接触。
所述第一元胞沟槽、第二元胞沟槽为同一工艺制造层，所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与第一元胞沟槽、第二元胞沟槽相对应的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与第一元胞沟槽、第二元胞沟槽相对应的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
所述第一元胞沟槽、第二元胞沟槽在第一导电类型漂移层内的深度为3μm～6μm；第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区为同一工艺制造层。
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
一种非对称的屏蔽栅MOSFET结构的制备方法，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内刻蚀得到所需的第一元胞沟槽以及第二元胞沟槽；
步骤2、在上述第一元胞沟槽、第二元胞沟槽内同时制备得到屏蔽栅结构；
步骤3、在上述第一导电类型漂移层上方进行第二导电类型杂质离子的注入，扩散后分别形成第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区，第二导电类型第二基区位于第一元胞沟槽、第二元胞沟槽间且分别与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁接触，第二导电类型第一基区位于第一元胞沟槽远离第二元胞沟槽的外侧且与第一元胞沟槽的侧壁接触，第二导电类型第三基区位于第二元胞沟槽远离第一元胞沟槽的外侧且与第二元胞沟槽的侧壁接触；
步骤4、在上述第一导电类型漂移层上方进行第一导电类型杂质离子的注入，以在第二导电类型第一基区内以及第二导电类型第三基区内同时形成第一导电类型源区，第二导电类型第一基区内的第一导电类型源区与第一元胞沟槽的侧壁接触，第二导电类型第三基区内的第一导电类型源区与第二元胞沟槽的侧壁接触；
步骤5、在上述第一导电类型漂移层上方制备得到源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第三基区以及位于第二导电类型第三基区内的第一导电类型源区欧姆接触。
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
半导体基板的材料包括硅，第一元胞沟槽、第二元胞沟槽的深度为3μm～6μm。
步骤2中，制备得到屏蔽栅结构的过程包括如下步骤：
步骤2-1、在所述第一元胞沟槽、第二元胞沟槽内填充第一沟槽绝缘氧化层，所述第一沟槽绝缘氧化层覆盖第一元胞沟槽、第二元胞沟槽的侧壁以及底壁，并在第一元胞沟槽、第二元胞沟槽内形成第一多晶硅填充孔；
步骤2-2、在上述第一多晶硅填充孔内填充导电多晶硅，以得到填满第一多晶硅填充孔的多晶硅填充体；
步骤2-3、对上述多晶硅填充体进行刻蚀，以得到位于第一元胞沟槽、第二元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内多晶硅体正上方的刻蚀定位孔；
步骤2-4、对上述刻蚀定位孔外圈的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于沟槽内下层多晶硅体正上方的上部槽体；
步骤2-5、在上述上部槽体内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体正上方形成第二多晶硅填充孔；
步骤2-6、在上述第二多晶硅填充孔内填充导电多晶硅，以得到填满第二多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层；
沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与第一元胞沟槽、第二元胞沟槽相应的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区位于上层多晶硅体底部的上方。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型功率MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：在第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在所述第一元胞沟槽、第二元胞沟槽内均设置屏蔽栅结构；在第一元胞沟槽远离第二元胞沟槽的外侧设置第二导电类型第一基区，在第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，在第二元胞沟槽远离第一元胞沟槽的外侧设置第二导电类型第三基区，在第一导电类型漂移层上方设置源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第三基区以及位于第二导电类型第三基区内的第一导电类型源区欧姆接触，从而能形成非对称结构，利用所述非对称结构，能减少第一导电类型源区与第二导电类型基区的接触面积，即能有效增大第二导电类型基区的面积，且能提供更多的电流泄放路径，减少了第一导电类型源区下方的电流，进一步减少了寄生三极管开启的可能性，从而提高了屏蔽栅MOSFET器件的雪崩电流。
附图说明
图1为本发明的结构示意图。
图2～图11为本发明具体实施工艺步骤剖视图，其中
图2为本发明得到第一元胞沟槽、第二元胞沟槽内的剖视图。
图3为本发明得到第一沟槽绝缘氧化层后的剖视图。
图4为本发明得到多晶硅填充体后的剖视图。
图5为本发明得到沟槽内下层多晶硅体后的剖视图。
图6为本发明得到上部槽体后的剖视图。
图7为本发明得到第二多晶硅填充孔后的剖视图。
图8为本发明得到沟槽内上层多晶硅体后的剖视图。
图9为本发明得到P型第一基区、P型第二基区以及P型第三基区后的剖视图。
图10为本发明得到N+源区后的剖视图。
图11为本发明得到源极金属、栅极金属后的剖视图。
附图标记说明：201-N+衬底、202-N型辅助层、203-N型漂移层、204-沟槽内下绝缘氧化层、205-沟槽内下层多晶硅体、206-沟槽内上层绝缘氧化层、207-沟槽内上层多晶硅体、208-P型第一基区、209-N+源区、210-源极金属、211-栅极金属、212-第一元胞沟槽、213-第二元胞沟槽、214-第一沟槽绝缘氧化层、215-第一多晶硅填充孔、216-多晶硅填充体、217-刻蚀定位孔、218-上部槽体、219-第二多晶硅填充孔、220-P型第二基区以及221-P型第三基区。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图8所示：为了能进一步提高屏蔽栅MOSFET器件的雪崩电流能力，以N型MOSFET器件为例，本发明包括至少一个晶体管单元，所述晶体管单元包括N+衬底201以及位于所述N+衬底201上的N型漂移层203；
在所述N型漂移层203内设置第一元胞沟槽212以及第二元胞沟槽213，在所述第一元胞沟槽212、第二元胞沟槽213内均设置屏蔽栅结构；在第一元胞沟槽212远离第二元胞沟槽213的外侧设置P型第一基区208，在第一元胞沟槽212与第二元胞沟槽213间设置P型第二基区220，在第二元胞沟槽213远离第一元胞沟槽212的外侧设置P型第三基区221，P型第一基区208与第一元胞沟槽212的侧壁接触，P型第二基区220同时与第一元胞沟槽212的侧壁以及第二元胞沟槽213的侧壁接触，P型第三基区221与第二元胞沟槽213的侧壁接触；
在P型第一基区208、P型第三基区221内均设有N+源区209，P型第一基区208内N+源区209与第一元胞沟槽212的侧壁接触，P型第三基区221内的N+源区209与第二元胞沟槽213的侧壁接触；
在N型漂移层203上方设置源极金属210，所述源极金属210同时与P型第一基区208、位于P型第一基区208内的N+源区209、P型第三基区221以及位于P型第三基区221内的N+源区209欧姆接触。
具体地，在每个晶体管单元内都包含第一元胞沟槽212以及第二元胞沟槽213，第一元胞沟槽212、第二元胞沟槽213同时设置在N型漂移层203内，第一元胞沟槽212、第二元胞沟槽213的深度不大于N型漂移层203的厚度，在第一元胞沟槽212、第二元胞沟槽213内均设置屏蔽栅结构，利用屏蔽栅结构能形成屏蔽栅MOSFET器件。在N型漂移层203内还设置P型第一基区208、P型第二基区220以及P型第三基区221，P型第一基区208、P型第二基区220以及P型第三基区221从N型漂移层221的上表面往下延伸，即P型第一基区208、P型第二基区220以及P型第三基区221从第一元胞沟槽212、第二元胞沟槽213的槽口往下延伸。
P型第二基区220位于第一元胞沟槽212与第二元胞沟槽213间，P型第一基区208位于第一元胞沟槽212远离第二元胞沟槽213的外侧，P型第三基区208位于第二元胞沟槽213远离第一元胞沟槽212的外侧，即P型第一基区208、P型第二基区220、P型第三基区221间沿第一元胞沟槽212指向第二元胞沟槽213的方向上依次排列。P型第一基区208与P型第三基区221内均设置N+源区209，P型第二基区220内不存在N+源区209。当源极金属210与P型第一基区208、位于P型第一基区208内的N+源区209、P型第三基区221以及位于P型第三基区221内的N+源区209欧姆接触后，能形成屏蔽栅MOSFET器件的源电极。当然，在具体实施时，源极金属210设置在N型漂移层203上方后，源极金属210还需要通过绝缘介质层与N型漂移层203等的绝缘隔离，具体绝缘隔离的目的以及结构等均可以根据需要进行设定，此处不再赘述。
本发明实施例中，在P型第一基区208、P型第三基区221内均设置N+源区209后，P型第二基区220内不存在N+源区209后，形成非对称结构，利用所述非对称结构，能减少N+源区209与P型基区的接触面积，即能有效增大P型基区的面积，且能提供更多的电流泄放路径，减少了N+源区209下方的电流，进一步减少了寄生三极管开启的可能性，从而提高了屏蔽栅MOSFET器件的雪崩电流。具体实施时，P型基区是指P型第一基区208、P型第二基区220以及P型第三基区221形成的区域。
本发明实施例中，缩小了N+源区209的面积，但只要将渗入P型第一基区208、P型第三基区221内N+源区209宽度限定在设定范围内，电子电流的路径依然可以发散到整个N型漂移层203中，具体对N+源区209的宽度设定为本技术领域人员所熟知，此处不再赘述。
所述第一元胞沟槽212、第二元胞沟槽213为同一工艺制造层，所述屏蔽栅结构包括沟槽内下层多晶硅体205以及沟槽内上层多晶硅体207，所述沟槽内下层多晶硅体205的外圈通过沟槽内下绝缘氧化层204与第一元胞沟槽212、第二元胞沟槽213相对应的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体207的外圈通过沟槽内上绝缘氧化层206与第一元胞沟槽212、第二元胞沟槽213相对应的侧壁以及沟槽内下层多晶硅体205绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度；
沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属211欧姆接触，沟槽内下层多晶硅体205与N型漂移层203上方的源极金属210欧姆接触。
本发明实施例中，所述第一元胞沟槽212、第二元胞沟槽213在N型漂移层203内的深度为3μm～6μm；P型第一基区208、P型第二基区220以及P型第三基区221为同一工艺制造层。P型第一基区208、P型第二基区220以及P型第三基区221位于沟槽内下层多晶硅体207底部的上方。
第一元胞沟槽212以及第二元胞沟槽213内屏蔽栅结构相同，且通过相同的工艺同时制备得到。对第一元胞沟槽212，沟槽内下层多晶硅体205通过沟槽内下绝缘氧化层204与第一元胞沟槽212的侧壁以及底壁进行绝缘隔离，沟槽内上层多晶硅体207通过沟槽内上绝缘氧化层206与第一元胞沟槽212的侧壁以及沟槽内下层多晶硅体205绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205，因此，沟槽内上绝缘氧化层206的厚度就小于沟槽内下绝缘氧化层204的厚度。沟槽内下绝缘氧化层204、沟槽内下层多晶硅体205、沟槽内上绝缘氧化层206以及沟槽内上层多晶硅体207在第二元胞沟槽213的分布情况可以参考第一元胞沟槽212的说明，此处不再赘述。
进一步地，在N+衬底201与N型漂移层203间设有N型辅助层202，所述N型辅助层202分别邻接N+衬底201与N型漂移层203，N型辅助层202的厚度为10μm～20μm。
本发明实施例中，N型辅助层202的掺杂浓度大于N型漂移层203的掺杂浓度，但小于N+衬底201的掺杂浓度，利用N型辅助层202能够提高MOSFET器件的截止电场。
如图2～图11所示，上述非对称的屏蔽栅MOSFET结构，可以通过下述工艺制备得到，具体地，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：
步骤1、提供具有N型的半导体基板，所述半导体基板包括N+衬底201以及位于所述N+衬底201上方的N型漂移层203；选择性地掩蔽和刻蚀N型漂移层203，以在N型漂移层203内刻蚀得到所需的第一元胞沟槽212以及第二元胞沟槽213；
具体地，半导体基板的材料包括硅，当然，也可以采用本技术领域常用的材料，具体可以根据需要进行选择，此处不再赘述。可以采用本技术领域常用的工艺，刻蚀得到第一元胞沟槽212与第二元胞沟槽213，第一元胞沟槽212、第二元胞沟槽213的槽口位于N型漂移层203的上表面，具体刻蚀得到第一元胞沟槽212、第二元胞沟槽213的工艺过程此处不再赘述。
此外，在N+衬底201与N型漂移层203间还可以设置N型辅助层202，如图2所示。
步骤2、在上述第一元胞沟槽212、第二元胞沟槽213内同时制备得到屏蔽栅结构；
具体实施时，步骤2中，制备得到屏蔽栅结构的过程包括如下步骤：
步骤2-1、在所述第一元胞沟槽212、第二元胞沟槽213内填充第一沟槽绝缘氧化层214，所述第一沟槽绝缘氧化层214覆盖第一元胞沟槽212、第二元胞沟槽213的侧壁以及底壁，并在第一元胞沟槽212、第二元胞沟槽213内形成第一多晶硅填充孔215；
如图3所示，第一沟槽绝缘氧化层214可以为二氧化硅层，在填充第一沟槽绝缘氧化层214后，位于第一元胞沟槽212内的第一沟槽绝缘氧化层214覆盖第一元胞沟槽213的侧壁以及底壁，位于第二元胞沟槽213内的第一沟槽绝缘氧化层214覆盖第二元胞沟槽214的侧壁以及底壁，由于第一沟槽绝缘氧化层214的厚度小于第一元胞沟槽212以及第二元胞沟槽214的宽度，因此，在第一沟槽绝缘氧化层214填充后，能在第一元胞沟槽212以及第二元胞沟槽213内均同时形成第一多晶硅填充孔215，如图3所示。第一多晶硅填充孔215的深度小于第一元胞沟槽212、第二元胞沟槽213的深度。
步骤2-2、在上述第一多晶硅填充孔215内填充导电多晶硅，以得到填满第一多晶硅填充孔215的多晶硅填充体216；
如图4所示，多晶硅填充体216的形状以及尺寸等与第一多晶硅填充孔215相一致，即多晶硅填充体216从第一元胞沟槽212、第二元胞沟槽213相应的槽口垂直往下延伸。
步骤2-3、对上述多晶硅填充体216进行刻蚀，以得到位于第一元胞沟槽212、第二元胞沟槽213内的沟槽内下层多晶硅体205以及位于所述沟槽内多晶硅体205正上方的刻蚀定位孔217；
如图5所示，对多晶硅填充体216进行刻蚀，以去除多晶硅填充体216上部的区域，多晶硅填充体216下部的区域在第一元胞沟槽212、第二元胞沟槽213内分别形成对应的沟槽内下层多晶硅体205，去除多晶硅填充体216的上部区域形成刻蚀定位孔217，刻蚀定位孔217的宽度与多晶硅填充体216的宽度相一致，刻蚀定位孔217的深度小于多晶硅填充体216的深度。
步骤2-4、对上述刻蚀定位孔217外圈的第一沟槽绝缘氧化层214进行全刻蚀，以得到与沟槽内下层多晶硅体体205对应的沟槽内下绝缘氧化层204以及位于沟槽内下层多晶硅体205正上方的上部槽体218；
如图6所示，对刻蚀定位孔217外圈的第一沟槽绝缘氧化层214进行全刻蚀，即是将沟槽内下层多晶硅体205顶端上方的第一沟槽绝缘氧化层214全部去除，全刻蚀后，剩余的第一沟槽绝缘氧化层214与沟槽内下层多晶硅体205对应，即得到沟槽内下绝缘氧化层204，上部槽体218的宽度与第一元胞沟槽212、第二元胞沟槽213的宽度相一致。
步骤2-5、在上述上部槽体218内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体218的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体205正上方形成第二多晶硅填充孔219；
如图7所示，第二沟槽绝缘氧化层覆盖上部槽体218的侧壁以及底壁，第二沟槽绝缘氧化层的厚度小于上部槽体218的宽度，填充后形成第二多晶硅填充孔219，第二多晶硅填充孔219通过第二沟槽绝缘氧化层与沟槽内下层多晶硅体205隔离。
步骤2-6、在上述第二多晶硅填充孔219内填充导电多晶硅，以得到填满第二多晶硅填充孔219的沟槽内上层多晶硅体207，与沟槽内上层多晶硅207体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层206；
沟槽内上层多晶硅体207的外圈通过沟槽内上绝缘氧化层206与第一元胞沟槽212、第二元胞沟槽213相应的侧壁以及沟槽内下层多晶硅体205绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度；
沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属211欧姆接触，沟槽内下层多晶硅体205与N型漂移层203上方的源极金属210欧姆接触。
如图8所示，在第二多晶硅填充孔219内填充导电多晶硅后，能形成沟槽内上层多晶硅体207，通过第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层206，沟槽内上层多晶硅体207的上端面裸露，从而在第一元胞沟槽212、第二元胞沟槽213内同时制备得到屏蔽栅结构。
步骤3、在上述N型漂移层203上方进行P型杂质离子的注入，扩散后分别形成P型第一基区208、P型第二基区220以及P型第三基区221，P型第二基区220位于第一元胞沟槽212、第二元胞沟槽213间且分别与第一元胞沟槽212的侧壁以及第二元胞沟槽213的侧壁接触，P型第一基区208位于第一元胞沟槽212远离第二元胞沟槽213的外侧且与第一元胞沟槽212的侧壁接触，P型第三基区221位于第二元胞沟槽213远离第一元胞沟槽212的外侧且与第二元胞沟槽213的侧壁接触；
本发明实施例中，可以采用本技术领域常用的工艺技术进行P型杂质离子注入扩散后形成P型第一基区208、P型第二基区220以及P型第三基区221，P型第一基区208、P型第二基区220以及P型第三基区221位于上层多晶硅体207底部的上方，如图9所示。
步骤4、在上述N型漂移层203上方进行N型杂质离子的注入，以在P型第一基区208内以及P型第三基区221内同时形成N+源区209，P型第一基区208内的N+源区209与第一元胞沟槽212的侧壁接触，P型第三基区221内的N+源区209与第二元胞沟槽213的侧壁接触；
如图10所示，通过常规的技术手段在P型第一基区208、P型第三基区221内同时形成N+源区209，而在P型第二基区220内不存在N+源区209，具体工艺过程为本技术领域人员所熟知，此处不再赘述。
步骤5、在上述N型漂移层203上方制备得到源极金属210，所述源极金属210同时与P型第一基区208、位于P型第一基区208内的N+源区209、P型第三基区221以及位于P型第三基区221内的N+源区209欧姆接触。
如图11所示，源极金属210同时与P型第一基区208、位于P型第一基区208内的N+源区209、P型第三基区221以及位于P型第三基区221内的N+源区209欧姆接触。
在N型漂移层203上方还需要设置栅极金属211，沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属211欧姆接触，通过栅极金属211能形成MOSFET器件的栅电极。此外，在N+衬底201的背面还可以设置漏电极，漏电极的具体结构形式以及具体制备工艺等均可以采用本技术领域常用的形式，此处不再赘述。
当在N型漂移层203内同时存在多个晶体管单元时，即在N型漂移层203内存在多个同时包含第一元胞沟槽212、第二元胞沟槽213的结构形式，多个晶体管单元采用上述的工艺过程同时制备得到，多个晶体管单元的源极金属210相互电连接，即将多个晶体管单元相互连接成一体。
Claims (9)
1.一种非对称的屏蔽栅MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括第一导电类型衬底以及位于所述第一导电类型衬底上的第一导电类型漂移层；其特征是：
在所述第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在所述第一元胞沟槽、第二元胞沟槽内均设置屏蔽栅结构；在第一元胞沟槽远离第二元胞沟槽的外侧设置第二导电类型第一基区，在第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，在第二元胞沟槽远离第一元胞沟槽的外侧设置第二导电类型第三基区，第二导电类型第一基区与第一元胞沟槽的侧壁接触，第二导电类型第二基区同时与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁接触，第二导电类型第三基区与第二元胞沟槽的侧壁接触；
在第二导电类型第一基区、第二导电类型第三基区内均设有第一导电类型源区，第二导电类型第一基区内的第一导电类型源区与第一元胞沟槽的侧壁接触，第二导电类型第三基区内的第一导电类型源区与第二元胞沟槽的侧壁接触；
在第一导电类型漂移层上方设置源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第三基区以及位于第二导电类型第三基区内的第一导电类型源区欧姆接触。
2.根据权利要求1所述的非对称的屏蔽栅MOSFET结构，其特征是：所述第一元胞沟槽、第二元胞沟槽为同一工艺制造层，所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与第一元胞沟槽、第二元胞沟槽相对应的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与第一元胞沟槽、第二元胞沟槽相对应的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
3.根据权利要求1或2所述的非对称的屏蔽栅MOSFET结构，其特征是：所述第一元胞沟槽、第二元胞沟槽在第一导电类型漂移层内的深度为3μm～6μm；第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区为同一工艺制造层。
4.根据权利要求1所述的非对称的屏蔽栅MOSFET结构，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
5.一种非对称的屏蔽栅MOSFET结构的制备方法，其特征是，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内刻蚀得到所需的第一元胞沟槽以及第二元胞沟槽；
步骤2、在上述第一元胞沟槽、第二元胞沟槽内同时制备得到屏蔽栅结构；
步骤3、在上述第一导电类型漂移层上方进行第二导电类型杂质离子的注入，扩散后分别形成第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区，第二导电类型第二基区位于第一元胞沟槽、第二元胞沟槽间且分别与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁接触，第二导电类型第一基区位于第一元胞沟槽远离第二元胞沟槽的外侧且与第一元胞沟槽的侧壁接触，第二导电类型第三基区位于第二元胞沟槽远离第一元胞沟槽的外侧且与第二元胞沟槽的侧壁接触；
步骤4、在上述第一导电类型漂移层上方进行第一导电类型杂质离子的注入，以在第二导电类型第一基区内以及第二导电类型第三基区内同时形成第一导电类型源区，第二导电类型第一基区内的第一导电类型源区与第一元胞沟槽的侧壁接触，第二导电类型第三基区内的第一导电类型源区与第二元胞沟槽的侧壁接触；
步骤5、在上述第一导电类型漂移层上方制备得到源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第三基区以及位于第二导电类型第三基区内的第一导电类型源区欧姆接触。
6.根据权利要求5所述非对称的屏蔽栅MOSFET结构的制备方法，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
7.根据权利要求5所述非对称的屏蔽栅MOSFET结构的制备方法，其特征是：半导体基板的材料包括硅，第一元胞沟槽、第二元胞沟槽的深度为3μm～6μm。
8.根据权利要求5所述非对称的屏蔽栅MOSFET结构的制备方法，其特征是，步骤2中，制备得到屏蔽栅结构的过程包括如下步骤：
步骤2-1、在所述第一元胞沟槽、第二元胞沟槽内填充第一沟槽绝缘氧化层，所述第一沟槽绝缘氧化层覆盖第一元胞沟槽、第二元胞沟槽的侧壁以及底壁，并在第一元胞沟槽、第二元胞沟槽内形成第一多晶硅填充孔；
步骤2-2、在上述第一多晶硅填充孔内填充导电多晶硅，以得到填满第一多晶硅填充孔的多晶硅填充体；
步骤2-3、对上述多晶硅填充体进行刻蚀，以得到位于第一元胞沟槽、第二元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内多晶硅体正上方的刻蚀定位孔；
步骤2-4、对上述刻蚀定位孔外圈的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于沟槽内下层多晶硅体正上方的上部槽体；
步骤2-5、在上述上部槽体内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体正上方形成第二多晶硅填充孔；
步骤2-6、在上述第二多晶硅填充孔内填充导电多晶硅，以得到填满第二多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层；
沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与第一元胞沟槽、第二元胞沟槽相应的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
9.根据权利要求8所述非对称的屏蔽栅MOSFET结构的制备方法，其特征是：第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区位于上层多晶硅体底部的上方。
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