CN107564913A - 一种阶梯覆盖层的平坦化方法 - Google Patents
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Abstract
本发明提供一种阶梯覆盖层的平坦化方法，通过第一刻蚀，先同时去除外围电路区域和核心存储区域上的部分厚度的覆盖层，可以将外围电路区域上较高部分的氧化物去除掉，同时去除核心存储区域上部分厚度的氧化物，而后通过第二刻蚀，将核心存储区域上的覆盖层去除，此时，大部分的氧化物都已通过刻蚀去除掉，最后通过化学机械研磨实现平坦化。一方面在去除外围电路区域上的氧化物同时，也去除掉了一部分核心存储区域上的氧化物，可以节省刻蚀的时间，另一方面，通过刻蚀去除了大部分的氧化物，仅最后使用化学研磨来平坦化，刻蚀的速率较快，减少了整个平坦化工艺时间，提高了生产效率。
Description
技术领域
本发明涉及3D NAND存储器及其制造领域，特别涉及一种阶梯覆盖层的平坦化方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。在一种实现中，3D NAND存储器与CMOS器件集成在同一芯片上，CMOS器件用于形成外围电路。在集成工艺中，先在衬底的外围电路区域上形成CMOS器件，CMOS器件上覆盖氧化物层，作为保护层；而后，在衬底的核心存储区域上形成氮化硅层和氧化硅层交替层叠的堆叠层，并在堆叠层的侧壁形成阶梯结构，接着在阶梯结构上形成覆盖层，将阶梯结构保护起来，而后进行后续沟道孔的刻蚀以及存储区的形成。
在阶梯结构上形成覆盖层时，首先进行氧化物的沉积，而后，通过分别去除外围电路区域和核心存储区域之上的一定厚度的氧化物，实现氧化物的平坦化，从而在阶梯结构上形成覆盖层，以便于进行后续沟道孔等工艺。在核心存储区域，阶梯的厚度来决定了氧化物的厚度，在去除氧化物时，需要去除大量的氧化物，通常为微米级别，耗费时间长，生产效率低。
发明内容
有鉴于此，本发明的目的在于提供一种阶梯覆盖层的平坦化方法，提高生产效率。
为实现上述目的，本发明有如下技术方案：
一种阶梯覆盖层的平坦化方法，包括：
提供衬底，所述衬底包括外围电路区域、核心存储区域以及他们之间的过渡区域，所述外围电路区域上形成有CMOS器件结构，所述核心存储区域上形成有侧壁为阶梯结构的堆叠层，所述衬底上覆盖有氧化物的覆盖层；
在阶梯结构及过渡区域上形成第一掩膜层，进行第一刻蚀，以同时去除外围电路区域以及核心存储区域部分厚度的覆盖层，而后，去除第一掩膜层；
在外围电路区域、过渡区域以及阶梯结构上形成第二掩膜层，进行第二刻蚀，以去除堆叠层上覆盖层，并去除第二掩膜层；
进行化学机械研磨，以实现覆盖层的平坦化。
可选地，第一次刻蚀中去除的覆盖层的厚度为已形成的CMOS器件结构的高度。
可选地，所述第一掩膜层和第二掩膜层为光阻。
可选地，所述第一刻蚀和第二刻蚀为等离子体刻蚀。
可选地，所述氧化物为TEOS。
可选地，进行化学机械研磨之后，还包括：在所述堆叠层中形成沟道孔。
本发明实施例提供的阶梯覆盖层的平坦化方法，通过第一刻蚀，先同时去除外围电路区域和核心存储区域上的部分厚度的覆盖层，可以将外围电路区域上较高部分的氧化物去除掉，同时去除核心存储区域上部分厚度的氧化物，而后通过第二刻蚀，将核心存储区域上的覆盖层去除，此时，大部分的氧化物都已通过刻蚀去除掉，最后通过化学机械研磨实现平坦化。一方面在去除外围电路区域上的氧化物同时，也去除掉了一部分核心存储区域上的氧化物，可以节省刻蚀的时间，另一方面，通过刻蚀去除了大部分的氧化物，仅最后使用化学研磨来平坦化，刻蚀的速率较快，减少了整个平坦化工艺时间，提高了生产效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的阶梯覆盖层的平坦化方法的流程图；
图2-7示出了根据本发明实施例方法进行阶梯覆盖层的平坦化的过程中的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在阶梯结构上形成覆盖层时，需要去除大量的氧化物，以实现平坦化，在去除工艺中，耗时较长，导致生产效率低。为此，本发明提出了一种阶梯覆盖层的平坦化方法，参考图1所示，包括：
S01，提供衬底，所述衬底包括外围电路区域、核心存储区域以及他们之间的过渡区域，所述外围电路区域上形成有CMOS器件结构，所述核心存储区域上形成有侧壁为阶梯结构的堆叠层，所述衬底上覆盖有氧化物的覆盖层；
S02，在阶梯结构及过渡区域上形成第一掩膜层，进行第一刻蚀，以同时去除外围电路区域以及核心存储区域部分厚度的覆盖层，而后，去除第一掩膜层；
S03，在外围电路区域、过渡区域以及阶梯结构上形成第二掩膜层，进行第二刻蚀，以去除堆叠层上覆盖层，并去除第二掩膜层；
S04，进行化学机械研磨，以实现覆盖层的平坦化。
在该方法中，通过第一刻蚀，先同时去除外围电路区域和核心存储区域上的部分厚度的覆盖层，可以将外围电路区域上较高部分的氧化物去除掉，同时去除核心存储区域上部分厚度的氧化物，而后通过第二刻蚀，将核心存储区域上的覆盖层去除，此时，大部分的氧化物都已通过刻蚀去除掉，最后通过化学机械研磨实现平坦化。一方面在去除外围电路区域上的氧化物同时，也去除掉了一部分核心存储区域上的氧化物，可以节省刻蚀的时间，另一方面，通过刻蚀去除了大部分的氧化物，仅最后使用化学研磨来平坦化，刻蚀的速率较快，减少了整个平坦化工艺时间，提高了生产效率。
为了更好地描述本发明的技术方案和技术效果，以下将结合具体的实施例进行详细的描述。
在步骤S01，提供衬底100，所述衬底包括外围电路区域1001、核心存储区域1003以及他们之间的过渡区域1002，所述外围电路区域1001上形成有CMOS器件结构110，所述核心存储区域1003上形成有侧壁为阶梯结构的堆叠层120，所述衬底上覆盖有氧化物的覆盖层130，参考图2所示。
3D NAND存储器采用垂直堆叠多层数据存储单元的方式，也就是在垂直衬底的方向上形成存储单元串，在衬底水平方向上为多个这样的存储单元串组成的阵列，在水平及垂直方向都分布有存储器件，相较于仅在衬底水平方向分布传统的平面存储器件，3D NAND存储器大大提高了存储单元的集成度。而3D NAND存储器的外围电路仍为平面的CMOS器件，将平面结构的CMOS器件与3D NAND的器件集成在一起时，通常先形成外围电路，而后形成存储单元。
参考图2所示，外围电路区域1001为用于形成由CMOS器件组成的外围电路的区域，核心存储区域1003为用于形成3D NAND存储器件的区域，在核心存储区域和外围电路之间存在过渡区域1002，过渡区域1002不用于形成器件结构，仅为这两个器件区域的一个连接区域。
在外围电路区域1001上已经形成有CMOS器件结构110，需要说明的是，在附图2中，仅示意性的表示了该器件结构的区域，图示中并没有描述器件结构的具体组成部分，通常地，CMOS器件结构包括CMOS器件以及覆盖CMOS器件的介质层，CMOS器件至少包括源漏区、栅介质层、栅极以及栅极的侧墙，介质层通常为氧化硅材料，在核心存储区域1003上形成堆叠层120时，起到保护CMOS器件的作用。可以采用现有的工艺形成CMOS器件结构。
在核心存储区域1003上形成有堆叠层120，堆叠层120包括阶梯结构1201的侧壁和中间区域1202，堆叠层120由氮化硅层和氧化硅层交替层叠形成，根据垂直方向所需形成的存储单元的个数来确定堆叠层的层数，堆叠层的层数例如可以为8层、32层、64层等，堆叠层的层数越多，越能提高集成度。堆叠层的侧壁为阶梯结构，每一氮化硅层及其上相邻的氧化硅层为一台阶，也就是自下至上，在堆叠层的边缘部分，每一个氮化硅层与氧化硅层的叠层呈台阶分布。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该堆叠层；而后，通过刻蚀工艺，使得堆叠层的边缘为阶梯结构，堆叠层的中间区域1202用于形成存储单元，阶梯结构1201用于形成接触塞。
由于在外围电路区域1001上形成的是平面的CMOS器件，在核心存储区域1003形成的是堆叠层，而二者的过渡区域1002上并没有形成任何器件结构，使得这三个区域的高度是不同的，核心存储区域最高，外围电路区域次之，过渡区域为最低的区域，那么，在这样的衬底上填充覆盖层130之后，参考图2所示，覆盖层130是高低起伏的，其高度与其下的结构的高度相关。为了在阶梯结构上形成覆盖层，需要高低不平的覆盖层进行平坦化，平坦化之后堆叠层的阶梯结构上形成有覆盖层，而堆叠层的中心区域，即用于形成存储器的区域之上没有覆盖层。可以采用化学气相沉积的方法，在上述衬底上进行氧化物的沉积，氧化物例如为TEOS(四乙氧基硅烷)，沉积之后氧化物覆盖整个衬底，沉积的氧化物的厚度与堆叠层的厚度相关，在一个具体示例中，堆叠层的层数为32层，堆叠层的总厚度大致为3um，氧化物的厚度为略大于3um。通常地，在形成TEOS之前，先沉积一层薄的氧化物薄膜1301，该氧化物薄膜为HDP Oxide(高浓度等离子体二氧化硅)，该氧化物层更为致密且具有更好的阶梯覆盖性，而后在沉积厚的TEOS的覆盖层。
在步骤S02，在阶梯结构1201及过渡区域1002上形成第一掩膜层140，进行第一刻蚀，以同时去除外围电路区域1001以及核心存储区域1003部分厚度的覆盖层130，而后，去除第一掩膜层140，参考图3-图4所示。
在此步骤中，先同时去除外围电路区域1001和核心存储区域1003上的氧化物，这样，在去除外围电路区域上的凸起的氧化物的同时，可以将核心存储区域上的凸起的部分的氧化物也去除，同时去除可以提高去除的效率。
具体的，可以先旋涂光阻，通过曝光和显影等工艺，仅在阶梯结构及过渡区域上保留光阻，从而形成光阻的第一掩膜层140，参考图3所示；而后，在第一掩膜层140的掩蔽下，进行覆盖层130的刻蚀，刻蚀的厚度可以大致为CMOS器件结构的高度，这样就大致将外围电路区域1001的凸起的氧化物130基本去除了，参考图4所示。刻蚀之后，可以通过干法刻蚀工艺，将光阻的第一掩膜层140去除，参考图4所示。
优选地，可以采用干法刻蚀，氧化物的覆盖层的刻蚀气体例如可以为氟化碳气体(CxFy)，光阻的刻蚀气体例如可以为氧气。
在步骤S03，在外围电路区域1001、过渡区域1002以及阶梯结构1201上形成第二掩膜层142，进行第二刻蚀，以去除堆叠层中间区域1202上的覆盖层130，并去除第二掩膜层142，参考图5-图6所示。
该步骤中，将外围电路区域1001、过渡区域1002以及阶梯结构1201用掩膜覆盖住，去除堆叠层的中间区域1202上的覆盖层130。
具体的，可以先旋涂光阻，通过曝光和显影等工艺，在外围电路区域1001、阶梯结构1201及过渡区域1002上保留光阻，从而形成光阻的第二掩膜层142，参考图5所示；而后，在第二掩膜层142的掩蔽下，进行覆盖层130的刻蚀，直至暴露出堆叠层中间区域1202的表面，这样就堆叠层中间区域1202上的覆盖层130都去除了，参考图6所示。刻蚀之后，可以通过干法刻蚀工艺，将光阻的第二掩膜层142去除。
优选地，可以采用干法刻蚀，氧化物的覆盖层的刻蚀气体例如可以为氟化碳气体(CxFy)，光阻的刻蚀气体例如可以为氧气。
在此次刻蚀之后，外围电路区域和核心存储区域大部分凸起的覆盖层都被去除掉了，这两个步骤中都是采用去除速度快的刻蚀工艺，可以有效提高平坦化效率，降低生产成本。
在步骤S04，进行化学机械研磨，以实现覆盖层130的平坦化，参考图7所示。
在第一和第二刻蚀之后，外围电路区域和核心存储区域大部分不平坦的覆盖层都被去除掉了，此时，采用化学机械研磨(CMP)工艺，可以将局部不平整的氧化物去除掉，实现覆盖层的平坦化，进而也在阶梯结构1201上形成了覆盖层130。
阶梯结构上的覆盖层对阶梯结构起到保护作用，之后，可以继续其他的加工工艺中，包括在堆叠层中形成沟道孔，进而在沟道孔的底部生长外延结构以及在沟道孔中形成存储层等。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (6)
1.一种阶梯覆盖层的平坦化方法，其特征在于，包括：
提供衬底，所述衬底包括外围电路区域、核心存储区域以及他们之间的过渡区域，所述外围电路区域上形成有CMOS器件结构，所述核心存储区域上形成有侧壁为阶梯结构的堆叠层，所述衬底上覆盖有氧化物的覆盖层；
在阶梯结构及过渡区域上形成第一掩膜层，进行第一刻蚀，以同时去除外围电路区域以及核心存储区域部分厚度的覆盖层，而后，去除第一掩膜层；
在外围电路区域、过渡区域以及阶梯结构上形成第二掩膜层，进行第二刻蚀，以去除堆叠层中间区域上的覆盖层，并去除第二掩膜层；
进行化学机械研磨，以实现覆盖层的平坦化。
2.根据权利要求1所述的方法，其特征在于，第一次刻蚀中去除的覆盖层的厚度为已形成的CMOS器件结构的高度。
3.根据权利要求1所述的方法，其特征在于，所述第一掩膜层和第二掩膜层为光阻。
4.根据权利要求1所述的方法，其特征在于，所述第一刻蚀和第二刻蚀为等离子体刻蚀。
5.根据权利要求1所述的方法，其特征在于，所述氧化物为TEOS。
6.根据权利要求1-5中任一项所述的方法，其特征在于，进行化学机械研磨之后，还包括：在所述堆叠层中形成沟道孔。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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