CN107731821A - 一种三维存储器件的制造方法及其器件结构 - Google Patents

一种三维存储器件的制造方法及其器件结构 Download PDF

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Abstract

本发明提供的一种三维存储器件的制造方法及其器件结构，通过在常规的化学机械抛光工艺对三维存储器件的平坦化工艺之后，进一步施加刻蚀工艺，将前述平坦化工艺之后未能有效去除的二氧化硅层残留在器件表面的尖角突出部移除，从而使三维存储器件的表面得到有效的平坦化处理，进而减小由于该尖角部的残留而引起后续薄膜工艺步骤中带来的各种缺陷产生，从而提高三维存储器件的工艺稳定性，提高器件的良率。

Description

一种三维存储器件的制造方法及其器件结构
技术领域
本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器件的制造方法及其器件结构。
背景技术
随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。特别的，平面结构的闪存(NAND)已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。
为了解决上述困难，业界提出了三维闪存(3D NAND)存储器的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了闪存颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。根据在垂直方向堆叠的颗粒层数不同，3D NAND颗粒又可以分为32层、48层甚至64层颗粒的不同产品。虽然，3D NAND技术能够在同等体积下，提供更多的存储空间，但是这项堆叠技术有着相当的操作难度，目前还面临诸多技术问题有待解决。
尤其是随着3D NAND层数的不断增加(例如，48层、64层甚至96层或更高层数的3DNAND)，台阶高度也不断增加，当台阶区制程完成，台阶区的相比于外围电路区域会高出很多，例如可以有3微米至6微米的高度差。如图1-2所示，为了在之后的制程里保证光刻能够顺利进行，需要引入介质层，例如：二氧化硅，氮化硅，氮氧化硅之一或其任意组合。然后通过蚀刻和化学机械抛光(CMP)使得整片晶片的表面保持平整。然而这道化学机械抛光工艺，在两个尖角区域是最薄弱的地方。如图1所示，在尖角中间位置1，因研磨液对二氧化硅和最上面的化学机械抛光阻挡层研磨速率不一样，导致尖角中间那部分二氧化硅的研磨速度更快。另外在尖角最下方位置2，因尖角的支撑，很难被研磨到。如图2所示，在化学机械抛光完成后会残留一些小尖角3。如图3所示，即使在进一步去除化学机械抛光阻挡层Si3N4后，上述小尖角3依然保留。那么这些小尖角在后续工艺中就是一些缺陷的源头，会影响产品良率。
发明内容
本发明的目的就是为了如何去除掉所述化学机械抛光工艺后残留的二氧化硅尖角部，从而减小由于该尖角部的残留而引起后续薄膜工艺步骤中带来的各种缺陷产生，从而提高三维存储器件的工艺稳定性，提高器件的良率。
本发明的目的是通过以下技术方案实现的。
一种三维存储器件的制造方法，其特征在于，包括如下步骤：
提供一基板，所述基板上分别形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区，所述三维存储器件区包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构在其至少一侧形成台阶结构，所述堆叠结构的高度高于所述外围电路区的高度；
在所述基板上依次形成第一缓冲层，介质层以及阻挡层以覆盖所述三维存储器件区以及所述外围电路区，并且所述第一缓冲层，介质层以及阻挡层的总厚度满足能够填平所述三维存储器件区与所述外围电路区的高度差；
利用微影和刻蚀工艺分别形成连接三维存储器件区和外围电路区的开口；
对所述基板进行第一次平坦化处理，以露出所述三维存储器件的顶部，并且所述第一缓冲层的至少一部分突出于所述顶部形成残留尖角部；
利用刻蚀工艺将所述残留尖角部刻蚀掉；
在所述基板上沉积第二缓冲层；
对所述基板进行第二次平坦化处理，以形成平整的器件表面。
优选地，所述三维存储器件的堆叠结构与所述外围电路区的高度差为3微米至6微米。
优选地，所述三维存储器件的堆叠结构的层数大于等于48层。
优选地，所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。
优选地，所述第一缓冲层为利用高密度等离子体(HDP)工艺制备的二氧化硅层。
优选地，所述介质层为利用正硅酸乙酯(TEOS)为原料的化学气相沉积工艺制备的二氧化硅层。
优选地，所述阻挡层包含氮化硅或氮氧化硅。
优选地，利用微影和刻蚀工艺形成连接所述外围电路区的开口的步骤在形成所述阻挡层的步骤之前进行，利用微影和刻蚀工艺形成连接所述三维存储器件区的开口的步骤在形成所述阻挡层的步骤之后进行。
优选地，在对所述基板进行第一次平坦化处理之后，还包括利用湿法刻蚀工艺去除掉所述阻挡层的残留部的步骤。
优选地，所述残留尖角部突出于所述三维存储器件顶部的高度为100埃至1000埃。
优选地，将所述残留尖角部刻蚀掉的刻蚀工艺包括湿法刻蚀、干法刻蚀或者先干法刻蚀后湿法刻蚀的组合。
优选地，所述利用刻蚀工艺将所述残留尖角部刻蚀掉之后，还包括利用湿法刻蚀工艺去除掉所述阻挡层的残留部的步骤。
优选地，所述第二缓冲层为二氧化硅层，所述第二缓冲层的厚度为1000埃至5000埃。
优选地，所述第一次平坦化处理和第二次平坦化处理为化学机械抛光(CMP)处理工艺。
本发明还提供一种三维存储器件，所述三维存储器件由如上述任意一项所述的方法制成。
本发明的优点或有益效果在于：通过在常规的化学机械抛光工艺对三维存储器件的平坦化工艺之后，进一步施加刻蚀工艺，将前述平坦化工艺之后未能有效去除的二氧化硅层残留在器件表面的尖角突出部移除，从而使三维存储器件的表面得到有效的平坦化处理，进而减小由于该尖角部的残留而引起后续薄膜工艺步骤中带来的各种缺陷产生，从而提高三维存储器件的工艺稳定性，提高器件的良率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了本发明背景技术中对3D NAND介质层进行化学机械抛光之前的结构示意图。
图2示出了本发明背景技术中对3D NAND介质层进行化学机械抛光之后的结构示意图。
图3示出了本发明背景技术中对3D NAND介质层进行化学机械抛光之后去除阻挡层后的结构示意图。
图4-12示出了本发明实施例中去除化学机械抛光后残留尖角部的工艺流程结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
参考图4-12所示，本发明的实施例一提出一种三维存储器件的制造方法，包括如下步骤：
如图4所示，提供一基板11，所述基板11上分别形成三维存储器件区12以及位于所述三维存储器件区周围的外围电路区13，所述三维存储器件区包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构在其至少一侧形成台阶结构，所述堆叠结构的高度高于所述外围电路区的高度；
如图4和6所示，在所述基板11上依次形成第一缓冲层14，介质层15以及阻挡层16以覆盖所述三维存储器件区12以及所述外围电路区13，并且所述第一缓冲层14，介质层15以及阻挡层16的总厚度满足能够填平所述三维存储器件区12与所述外围电路区13的高度差；
如图5和7所示，利用微影和刻蚀工艺分别形成连接三维存储器件区的开口121和连接外围电路区的开口131；
如图8所示，对所述基板11进行第一次平坦化处理，以露出所述三维存储器件的顶部，并且所述第一缓冲层14的至少一部分突出于所述顶部形成残留尖角部141；
如图9所示，利用刻蚀工艺将所述残留尖角部141刻蚀掉；
如图11所示，在所述基板11上沉积第二缓冲层17；
如图12所示，对所述基板进行第二次平坦化处理，以形成平整的器件表面。
所述第一次平坦化处理和第二次平坦化处理为化学机械抛光(CMP)处理工艺。
实施例二
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
所述三维存储器件的堆叠结构与所述外围电路区的高度差为3微米至6微米。所述三维存储器件的堆叠结构的层数大于等于48层。
优选地，所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。
实施例三
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图6所示，所述第一缓冲层14为利用高密度等离子体(HDP)工艺制备的二氧化硅层。所述第一缓冲层14的厚度例如为100埃至1000埃。
所述介质层15为利用正硅酸乙酯(TEOS)为原料的化学气相沉积工艺制备的二氧化硅层。其化学反应式如下：Si(OC2H5)4→SiO2+4C2H4+2H2O。所述介质层15的厚度依据所述三维存储器件区12与所述外围电路区13的高度差而变化，其目的是为了通过介质层15的沉积而填补所述三维存储器件区12与所述外围电路区13形成的不平整区域，所述介质层15的厚度例如为3微米至6微米。
所述阻挡层16包含氮化硅或氮氧化硅，该阻挡层16的目的是为后续的化学机械抛光平坦化处理提供停止操作，从而避免所述化学机械抛光过渡处理而损伤所述三维存储器件区12的结构。
实施例四
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图5和6所示，利用微影和刻蚀工艺形成连接所述外围电路区的开口131的步骤在形成所述阻挡层16的步骤之前进行，如图6和7所示，利用微影和刻蚀工艺形成连接所述三维存储器件区的开口121的步骤在形成所述阻挡层16的步骤之后进行。
实施例五
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
对所述基板进行第一次平坦化处理采用的工艺为化学机械抛光工艺，然而这道化学机械抛光工艺，如图1-3所示，在两个尖角区域是最薄弱的地方.在尖角中间位置1，因研磨液对二氧化硅和最上面的化学机械抛光阻挡层研磨速率不一样，导致尖角中间那部分二氧化硅的研磨速度更快。另外在尖角最下方位置2，因尖角的支撑，很难被研磨到。最终在化学机械抛光完成后会残留一些小尖角3。那么这些小尖角在后续工艺中就是一些缺陷的源头，会影响产品良率。
如图9所示，在对所述基板进行第一次平坦化处理之后，还包括利用湿法刻蚀工艺去除掉所述阻挡层的残留部141的步骤。
实施例六
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图8所示，所述残留尖角部141突出于所述三维存储器件顶部的高度为100埃至1000埃。
将所述残留尖角部141刻蚀掉的刻蚀工艺包括湿法刻蚀、干法刻蚀或者先干法刻蚀后湿法刻蚀的组合。
当所述残留尖角部141突出于所述三维存储器件顶部的高度较低时，可以只使用一次湿法刻蚀处理，例如所述残留尖角部的高度为100埃至500埃。
当所述残留尖角部141突出于所述三维存储器件顶部的高度较高时，由于一次湿法刻蚀的刻蚀效率较低，可以先利用一步干法刻蚀，部分去除所述残留尖角部，接着再利用一步湿法刻蚀将剩余的所述残留尖角部全部刻蚀掉。通过干法刻蚀和湿法刻蚀的结合使用，可以有效的去除掉高度较高的所述残留尖角部。
实施例七
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图10所示，所述利用刻蚀工艺将所述残留尖角部141刻蚀掉之后，还包括利用湿法刻蚀工艺去除掉所述阻挡层16的残留部的步骤。
实施例八
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图11所示，实施例七中利用湿法刻蚀工艺去除掉所述阻挡层16的残留部的步骤后，由于所述湿法刻蚀工艺在去除所述阻挡层的同时还会对其它区域的二氧化硅介质层15产生一定的刻蚀作用，因此导致二氧化硅介质层15的表面被减薄，且变得不平坦，因此，可以继续在所述基板上沉积第二缓冲层17，所述第二缓冲层17为二氧化硅层，所述第二缓冲层17的厚度为1000埃至5000埃。
实施例九
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
本发明还提供一种三维存储器件，所述三维存储器件由如上述任意一项所述的方法制成。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种三维存储器件的制造方法，其特征在于，包括如下步骤：
提供一基板，所述基板上分别形成三维存储器件区以及位于所述三维存储器件区周围的外围电路区，所述三维存储器件区包括位于所述基板上依次形成的多层存储器堆叠结构，所述堆叠结构在其至少一侧形成台阶结构，所述堆叠结构的高度高于所述外围电路区的高度；
在所述基板上依次形成第一缓冲层，介质层以及阻挡层以覆盖所述三维存储器件区以及所述外围电路区，并且所述第一缓冲层，介质层以及阻挡层的总厚度满足能够填平所述三维存储器件区与所述外围电路区的高度差；
利用微影和刻蚀工艺分别形成连接三维存储器件区和外围电路区的开口；
对所述基板进行第一次平坦化处理，以露出所述三维存储器件的顶部，并且所述第一缓冲层的至少一部分突出于所述顶部形成残留尖角部；
利用刻蚀工艺将所述残留尖角部刻蚀掉；
在所述基板上沉积第二缓冲层；
对所述基板进行第二次平坦化处理，以形成平整的器件表面。
2.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述三维存储器件的堆叠结构与所述外围电路区的高度差为3微米至6微米。
3.如权利要求2所述的三维存储器件的制造方法，其特征在于：所述三维存储器件的堆叠结构的层数大于等于48层。
4.如权利要求3所述的三维存储器件的制造方法，其特征在于：所述三维存储器件的堆叠结构的层数为48层、64层、80层，96层，112层或128层。
5.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述第一缓冲层为利用高密度等离子体(HDP)工艺制备的二氧化硅层。
6.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述介质层为利用正硅酸乙酯(TEOS)为原料的化学气相沉积工艺制备的二氧化硅层。
7.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述阻挡层包含氮化硅或氮氧化硅。
8.如权利要求1所述的三维存储器件的制造方法，其特征在于：利用微影和刻蚀工艺形成连接所述外围电路区的开口的步骤在形成所述阻挡层的步骤之前进行，利用微影和刻蚀工艺形成连接所述三维存储器件区的开口的步骤在形成所述阻挡层的步骤之后进行。
9.如权利要求1所述的三维存储器件的制造方法，其特征在于：在对所述基板进行第一次平坦化处理之后，还包括利用湿法刻蚀工艺去除掉所述阻挡层的残留部的步骤。
10.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述残留尖角部突出于所述三维存储器件顶部的高度为100埃至1000埃。
11.如权利要求1所述的三维存储器件的制造方法，其特征在于：将所述残留尖角部刻蚀掉的刻蚀工艺包括湿法刻蚀、干法刻蚀或者先干法刻蚀后湿法刻蚀的组合。
12.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述利用刻蚀工艺将所述残留尖角部刻蚀掉之后，还包括利用湿法刻蚀工艺去除掉所述阻挡层的残留部的步骤。
13.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述第二缓冲层为二氧化硅层，所述第二缓冲层的厚度为1000埃至5000埃。
14.如权利要求1所述的三维存储器件的制造方法，其特征在于：所述第一次平坦化处理和第二次平坦化处理为化学机械抛光(CMP)处理工艺。
15.一种三维存储器件，其特征在于，所述三维存储器件由如权利要求1至14的任意一项所述的方法制成。
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