CN107482049A - 一种超结vdmos器件 - Google Patents

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Abstract

本发明提出了一种超结VDMOS器件，属于功率器件领域。本发明通过在传统超结VDMOS器件耐压区中P型柱与N型柱所形成的交界面自顶至底层叠设置与衬底半导体材料导电类型相同的轻掺杂空穴势阱区和重掺杂空穴势垒区，并通过重掺杂空穴势垒区来固定超结VDMOS器件的雪崩击穿点，最终使得雪崩击穿电流的路径避开了寄生BJT的基区电阻，进而避免在器件发生雪崩击穿时开启寄生三极管，从而增强了超结VDMOS器件的抗UIS失效能力，提高了超结VDMOS器件在非位电感负载应用中的可靠性。

Description

一种超结VDMOS器件
技术领域
本发明属于功率半导体技术领域，具体涉及一种超结VDMOS器件。
背景技术
VDMOS功率器件因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，使得其运用于功率变换方面特别是高频领域发挥着重要作用。近年来兴起的具有功率超结VDMOS(SJ-VDMOS)器件是本领域重要的功率器件之一，其基本原理是电荷平衡原理，通过在普通VDMOS功率器件的漂移区中引入彼此间隔设置的P型半导体柱和N型半导体柱，相邻P型半导体柱与N型半导体柱紧密接触形成PN结，进而形成超结结构。SJ-VDMOS器件能够显著改善传统VDMOS器件在导通电阻与击穿电压之间的折中。
随着系统性能的不断提高，要求功率器件具有更低功率损耗，同时也要求其在高电应力下具有更高的可靠性。可靠性对于功率器件的系统应用至关重要。而非箝位电感开关过程(Unclamped Inductive Switching,UIS)通常被认为是功率器件在系统应用中最具破坏性的情况。因为在系统回路导通时储存在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。因此，抗UIS失效能力通常被认为是衡量功率器件可靠性的重要指标。
现有研究发现，VDMOS功率器件中寄生双极型晶体管(Bipolar JunctionTransistor，BJT)的激活是引起器件UIS失效的重要原因之一。寄生BJT的开启会不断放大器件内的雪崩击穿电流，进而使结温增加，最终导致器件热烧毁。因此，抑制寄生BJT的激活成为了本领域用于提高VDMOS功率器件可靠性的重要措施。研究者Kocon C和Stokes R在文章《Implant Spacer Optimization for the Improvement of Power DMOSs'UnclampedInductive Switching(UIS)and High Temperature Breakdown》(《优化注入改善功率DMOS的非箝位感性开关(UIS)及高温击穿特性)中提出了通过高能硼注入或者深扩散减小VDMOS功率器件的N+源区之下的P型体区电阻的方式，实现降低寄生BJT的基区电阻，抑制寄生BJT的开启。目前，将这一手段广泛运用于VDMOS器件的工业生产，然而，这一方法无法实现无限降低寄生BJT基区电阻，因为这样会导致VDMOS功率器件阈值电压(沟道开启电压)的增加；另外，这一方法无法从根本上解决由于雪崩击穿而导致器件失效的问题，因为上述方法只能抑制寄生BJT，而不是完全杜绝寄生BJT的开启。因此，亟需一种能够从根本上解决由于寄生BJT开启所导致器件可靠性差的问题。
发明内容
为了解决由于寄生BJT开启所导致器件可靠性差的问题，本发明提供了一种具有高抗UIS失效能力的超结VDMOS器件。
为了实现上述目的，本发明提供如下技术方案：
一种超结VDMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、第二导电类型半导体体区(7)、第一导电类型半导体掺杂源区(8)、第二导电类型半导体掺杂接触区(9)、多晶硅栅电极(10)、栅介质层(11)和金属化源极(12)；金属化漏极(1)位于第一导电类型掺杂衬底(2)的背面，超结结构位于第一导电类型掺杂衬底(2)的正面，所述超结结构由第一导电类型半导体掺杂漂移区(3)及其两侧的第二导电类型半导体掺杂柱区(6)构成，第二导电类型半导体体区(7)位于所述超结结构顶部两侧且分别与第一导电类型半导体掺杂漂移区(3)和第二导电类型半导体掺杂柱区(6)相接触，第二导电类型半导体体区(7)内具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，栅介质层(11)位于部分第二导电类型半导体体区(7)和第一导电类型半导体掺杂漂移区(3)的上表面，多晶硅栅电极(10)埋设于栅介质层(11)内且位于第一导电类型半导体掺杂漂移区(3)上方，金属化源极(12)位于器件表面且与部分第一导电类型半导体掺杂源区(8)、第二导电类型半导体掺杂接触区(9)的上表面及栅介质层(11)上表面及侧面相接触；其特征在于：
所述第一导电类型半导体掺杂漂移区(3)中还具有第一导电类型半导体轻掺杂空穴势阱区(4)和第一导电类型半导体重掺杂空穴势垒区(5)；所述第一导电类型半导体轻掺杂空穴势阱区(4)和第一导电类型半导体重掺杂空穴势垒区(5)由下至上层叠于所述第一导电类型半导体掺杂漂移区(3)与第二导电类型半导体掺杂柱区(6)交界处，所述第一导电类型半导体轻掺杂空穴势阱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的上表面重合，所述第一导电类型半导体重掺杂空穴势垒区(5)的上表面与第二导电类型半导体体区(7)的上表面重合。
进一步的是，所述金属源极为倒凹槽型结构；具体地，所述第一导电类型半导体掺杂源区(8)的上表面高于所述第二导电类型半导体接触区(9)的上表面，并且第一导电类型半导体掺杂源区(8)的侧面与金属化源极相接触。
进一步的是，所述第一导电类型半导体为P型半导体，所述第二导电类型半导体为N型半导体。
进一步的是，所述第一导电类型半导体为N型半导体，所述第二导电类型半导体为P型半导体。
进一步的是，所述第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
相比现有技术，本发明的有益效果在于：
本发明通过在传统SJ-VDMOS器件中P型柱与N型柱所形成交界面自顶至底层叠设置与衬底半导体材料导电类型相同的轻掺杂空穴势阱区和重掺杂空穴势垒区，并且通过所述重掺杂空穴势垒区以固定器件的雪崩击穿点，基于这一技术手段，最终使得雪崩击穿电流的路径避开了寄生BJT的基区电阻，进而避免在器件发生雪崩击穿时开启寄生三极管，从而增强了超结VDMOS器件的抗UIS失效能力，提高了超结VDMOS器件在非箝位电感负载应用中的可靠性。
附图说明
图1是本发明实施例1提供的一种超结VDMOS器件的结构示意图；
图2是传统超结VDMOS器件结构及其寄生BJT和雪崩击穿电流路径的示意图；
图3是本发明实施例1提供的一种超结VDMOS器件的寄生BJT以及雪崩击穿电流路径的示意图；
图4是本发明实施例2提供的一种超结VDMOS器件的结构示意图；
图1至图4中：1是金属化漏极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂漂移区，4是第一导电类型轻掺杂区空穴势阱区，5是第一导电类型重掺杂区空穴势垒区，6是第二导电类型半导体掺杂柱区，7是第二导电类型半导体体区，8是第一导电类型半导体掺杂源区，9是第二导电类型半导体掺杂接触区，10是多晶硅栅电极，11是栅介质层，12是金属化源极，BJT是器件中寄生的三极管，Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
具体实施方式
下面参照附图对本发明进行更全面的描述，在附图中相同的标号表示相同或者相似的组件或者元素。本发明的要旨在于提供一种高抗UIS失效能力的超结VDMOS(SJ-VDMOS)器件，本发明SJ-VDMOS器件可以是P型SJ-VDMOS器件，也可以是N型SJ-VDMOS器件。
实施例1：
本发明提供一种如图1所示的超结VDMOS器件，包括：包括金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3、第二导电类型半导体体区7、第一导电类型半导体掺杂源区8、第二导电类型半导体掺杂接触区9、多晶硅栅电极10、栅介质层11和金属化源极12；金属化漏极1位于第一导电类型掺杂衬底2的背面，超结结构位于第一导电类型掺杂衬底2的正面，所述超结结构由第一导电类型半导体掺杂漂移区3及其两侧的第二导电类型半导体掺杂柱区6构成，第二导电类型半导体体区7位于所述超结结构顶部两侧且分别与第一导电类型半导体掺杂漂移区3和第二导电类型半导体掺杂柱区6相接触，第二导电类型半导体体区7内具有相互独立的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9，栅介质层11位于部分第二导电类型半导体体区7和第一导电类型半导体掺杂漂移区3的上表面，多晶硅栅电极10埋设于栅介质层11内且位于第一导电类型半导体掺杂漂移区3上方，金属化源极12位于器件表面且与部分第一导电类型半导体掺杂源区8、第二导电类型半导体掺杂接触区9的上表面及栅介质层11上表面及侧面相接触；其特征在于：
所述第一导电类型半导体掺杂漂移区3中还具有第一导电类型半导体轻掺杂空穴势阱区4和第一导电类型半导体重掺杂空穴势垒区5；所述第一导电类型半导体轻掺杂空穴势阱区4和第一导电类型半导体重掺杂空穴势垒区5由下至上层叠于所述第一导电类型半导体掺杂漂移区3与第二导电类型半导体掺杂柱区6交界处，所述第一导电类型半导体轻掺杂空穴势阱区4的下表面与第一导电类型半导体掺杂衬底2的上表面重合，所述第一导电类型半导体重掺杂空穴势垒区5的上表面与第二导电类型半导体体区7的上表面重合。
本发明的要旨在于提供一种高抗UIS失效能力的超结VDMOS(SJ-VDMOS)器件，基于上述技术方案，当第一导电类型半导体为N型半导体而第二导电类型半导体为P型时，本发明提供的SJ-VDMOS器件为N沟道SJ-VDMOS器件；当第一导电类型半导体为P型半导体而第二导电类型半导体为N型时，本发明提供的SJ-VDMOS器件为P沟道SJ-VDMOS器件。
下面具体以N沟道SJ-VDMOS器件例对本发明的原理及特性进行详细说明，相应地，P沟道SJ-VDMOS器件的原理类似，根据本领域常识即可获知，故此在此不再赘述。传统SJ-VDMOS器件的结构及其寄生BJT管和雪崩电流的示意图如图2所示，根据本领域常识可知：通常传统SJ-VDMOS器件的雪崩击穿发生在P型体区7的边缘。在非箝位电感负载应用中，当传统SJ-VDMOS器件发生雪崩击穿后，雪崩电流将流经N+源区8下面的P型体区7到达P+接触区9。当雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
而本发明提出的SJ-VDMOS器件的寄生BJT管和雪崩电流的示意图如图3所示，基于本发明新型结构，在非箝位电感负载应用中，当本发明SJ-VDMOS器件发生雪崩击穿后，雪崩电流将流经N-空穴势阱区4，然后直接流入金属化源极12。本发明提出SJ-VDMOS器件使得雪崩击穿发生在N-空穴势阱区，而本发明实现雪崩电流的路径改变的原理在于：由于N+空穴势垒区5和N型漂移区3的掺杂浓度存在差异，使得二者之间形成内建电场，电场方向从N+空穴势垒区5指向N型漂移区3，由于空穴的运动方向是沿电场方向运动，因而N+空穴势垒区5形成一个空穴势垒；在N-空穴势阱区4和N型漂移区3之间也会形成内建电场，电场方向从N型漂移区3指向N-空穴势阱区4，从而形成一个空穴势阱。非箝位电感开关过程中，雪崩击穿产生的空穴电流将会避开空穴势垒区5而从空穴势阱区4流动。因此，雪崩击穿点将始终被固定在N-空穴势阱区4处，空穴电流流经N-空穴势阱区4后将直接流入金属化源极12，有效地避开了寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
实施例2：
本实施例除了将实施例1中金属化源极12制作形成倒凹槽型，即将第二导电类型半导体体区7两端形成沟槽结构，且在两端沟槽底部形成第二导电类型半导体掺杂接触区9，并使得金属化源极12两端向下延伸且与第二导电类型半导体体区7接触。根据本领域公知常识可知：上述结构能够进一步优化雪崩电流的路径，提高SJ-VDMOS器件的抗UIS失效能力。
以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的。本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (4)

1.一种超结VDMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、第二导电类型半导体体区(7)、第一导电类型半导体掺杂源区(8)、第二导电类型半导体掺杂接触区(9)、多晶硅栅电极(10)、栅介质层(11)和金属化源极(12)；金属化漏极(1)位于第一导电类型掺杂衬底(2)的背面，超结结构位于第一导电类型掺杂衬底(2)的正面，所述超结结构由第一导电类型半导体掺杂漂移区(3)及其两侧的第二导电类型半导体掺杂柱区(6)构成，第二导电类型半导体体区(7)位于所述超结结构顶部两侧且分别与第一导电类型半导体掺杂漂移区(3)和第二导电类型半导体掺杂柱区(6)相接触，第二导电类型半导体体区(7)内具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，栅介质层(11)位于部分第二导电类型半导体体区(7)和第一导电类型半导体掺杂漂移区(3)的上表面，多晶硅栅电极(10)埋设于栅介质层(11)内且位于第一导电类型半导体掺杂漂移区(3)上方，金属化源极(12)位于器件表面且与部分第一导电类型半导体掺杂源区(8)、第二导电类型半导体掺杂接触区(9)的上表面及栅介质层(11)上表面及侧面相接触；其特征在于：
所述第一导电类型半导体掺杂漂移区(3)中还具有第一导电类型半导体轻掺杂空穴势阱区(4)和第一导电类型半导体重掺杂空穴势垒区(5)；所述第一导电类型半导体轻掺杂空穴势阱区(4)和第一导电类型半导体重掺杂空穴势垒区(5)由下至上层叠于所述第一导电类型半导体掺杂漂移区(3)与第二导电类型半导体掺杂柱区(6)交界处，所述第一导电类型半导体轻掺杂空穴势阱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的上表面重合，所述第一导电类型半导体重掺杂空穴势垒区(5)的上表面与第二导电类型半导体体区(7)的上表面重合。
2.根据权利要求1所述的一种超结VDMOS器件，其特征在于，所述金属化源极(12)为倒凹槽型，所述金属化源极还与第一导电类型半导体掺杂源区(8)的侧面相接触。
3.根据权利要求1或2所述的一种超结VDMOS器件，其特征在于，所述第一导电类型半导体为P型半导体，所述第二导电类型半导体为N型半导体。
4.根据权利要求1或2所述的一种超结VDMOS器件，其特征在于，所述第一导电类型半导体为N型半导体，所述第二导电类型半导体为P型半导体。
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