CN107464848A - 底栅氧化物半导体薄膜晶体管及其制备方法 - Google Patents

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Abstract

本申请涉及一种底栅氧化物半导体薄膜晶体管及其制备方法，该方法包括在衬底上依次堆叠形成底栅电极、底栅介质层、氧化物半导体有源层、沟道保护层以及钝化层和在所述钝化层开口中引出的源、漏电极，所述有源层经图形化形成有源区，所述沟道保护层经图形化形成沟道保护区；所述方法还包括，在所述有源区和所述沟道保护区上形成掺杂材料层以及随后的退火操作，从而在所述有源区中形成所述薄膜晶体管的源区和漏区。本申请还公开了根据该方法制备的底栅氧化物半导体薄膜晶体管。

Description

底栅氧化物半导体薄膜晶体管及其制备方法
技术领域
本申请涉及薄膜晶体管制备技术，特别是涉及一种底栅氧化物半导体薄膜晶体管及其制备方法。
背景技术
薄膜晶体管技术是平板显示中最为核心的技术，任何有源矩阵寻址方式的平板显示如AMLCD、AMOLED都依赖于TFT的控制和驱动。在平板显示大面积、高品质、轻薄、低成本和高可靠性的要求下，产业界对TFT器件的要求越来越高。目前，结合平板显示的现状、发展趋势和研究动态，根据有源层材料的不同，TFT技术形成了以下的几个主流技术方向：氢化非晶硅(a-Si:H)TFT技术，低温多晶硅(LTPS)TFT技术、非晶金属氧化物半导体TFT技术和有机物半导体TFT。其中，氢化非晶硅TFT为当前主流技术，但其迁移率较低的缺点使其不能满足下一代平板显示的需求。而以铟镓锌氧(InGaZnO,IGZO)TFT为代表的金属氧化物半导体TFT技术几乎可以满足下一代平板显示的所有需求，是替代氢化非晶硅TFT的最佳方案之一。
目前，金属氧化物TFT通常采用底栅结构，具体制备工艺主要分为刻蚀阻挡层工艺(etch-stop layer，ESL)和背沟道刻蚀工艺(back channel etch，BCE)。
在器件制备过程中，ESL工艺采用在有源区上淀积刻蚀阻挡层的方法使的有源层不受源/漏图形化工艺的影响，因此ESL工艺制备的器件特性较好。但是，刻蚀阻挡层ESL的淀积和图形化增加了器件制备工艺的复杂度。另外，如图1所示，利用这种方法形成的晶体管需要预留刻蚀阻挡层ESL与源/漏极的套刻对准的误差使得源/漏极与ESL有交叠，同时ESL还需要预留一定尺寸使源极和漏极的间距能满足最小加工长度的要求，因此较短沟道长度的器件难以制备。另外，由于这种晶体管要求ESL长度小于底栅电极长度，因此需要考虑ESL和底栅电极之间的套刻对准误差，使得底栅电极的长度长，无法利用此方法实现小尺寸器件的制备。
相比之下，BCE工艺相对简单，且由于不需要考虑刻蚀阻挡层与源/漏的套刻对准误差，器件沟道长度和底栅电极的长度可以做到比ESL方法制备的晶体管沟道长度短。但是，如图2所示，有源层在源漏电极图形化的过刻蚀过程中也就是对金属层刻蚀的过程中会暴露在刻蚀剂中，受其影响有源层界面特性较差从而影响器件特性及长期稳定性。
此外，底栅自对准工艺是金属氧化物TFT器件制备工艺的备选方案之一。此工艺通常通过在有源层上淀积并图形化介质层，再对有源层进行等离子体处理或氢掺杂从而以自对准方式形成源、漏区。采用这两种方法制备工艺简单且器件沟道长度有望做短。但是，经等离子体处理后形成的高氧空位浓度的氧化物层形成的源/漏区热稳定性差，容易在后续热处理过程中被气氛或氧化物体内的氧氧化导致导电性大幅降低；而氢掺杂的方法则会带来氢横向扩散从而进入沟道区影响较短沟道器件性能的问题。
申请内容
本申请提出了一种底栅氧化物半导体薄膜晶体管的制备方法，包括在衬底上依次堆叠形成底栅电极、底栅介质层、氧化物半导体有源层、沟道保护层以及钝化层和在所述钝化层开口中引出的源、漏电极，所述有源层经图形化形成有源区，所述沟道保护层经图形化形成沟道保护区；所述方法还包括，在所述有源区和所述沟道保护区上形成掺杂材料层以及随后的退火操作，从而在所述有源区中形成所述薄膜晶体管的源区和漏区。
特别的，该方法还包括在形成所述掺杂材料层前，对所述有源层进行等离子处理，其中所述等离子处理采用的等离子体包括Ar，He或N中的一种或多种。
特别的，在对所述沟道保护层图形化后再对所述有源层进行图形化。
特别的，所述掺杂材料层包括铝、铝合金、钛或钛合金锡或锡合金以及硼、氮化硼或氧化硼中的一种或多种。
特别的，所述掺杂材料层的厚度为1-20nm。
特别的，所述钝化层的至少一部分在所述退火过程中通过氧化部分所述掺杂材料层而形成。
特别的，对所述沟道保护层的图形化是通过从所述衬底向所述沟道保护层的方向曝光来进行光刻的。
特别的，所述底栅电极和所述引出电极包括铜，所述介质层包括SiNx、SiO2、Al2O3和/或HfO2。
本申请还提供了一种底栅氧化物半导体薄膜晶体管，包括衬底；形成在所述衬底上的底栅电极；形成在所述底栅电极和所述衬底上的栅介质层；
形成在所述栅介质层上的氧化物半导体有源层，所述有源层中包括源区或漏区；形成在所述有源层上的钝化层，所述钝化层包括氧化铝、氧化钛、氧化锡或氧化硼或氮化硼；形成在所述钝化层中的电极开口，以及通过所述电极开口引出的源、漏电极。
特别的，所述底栅电极和/或所述源、漏电极包括金属铜，所述栅介质层包括SiNx、SiO2、Al2O3和/或HfO2。
以下将参照附图对本申请的示例性实施例的详细描述。
附图说明
下面，将结合附图对本申请的优选实施方式进行进一步详细的说明，其中：
图1所示为采用刻蚀阻挡层方式制备的半导体氧化物薄膜晶体管的结构示意图；
图2所示为采用背沟道刻蚀的方式制备的半导体氧化物薄膜晶体管的结构示意图；
图3a-3m所示为根据本申请的一个实施例的氧化物半导体薄膜晶体管的制备工艺流程示意图；
图4所示为根据本申请一个实施例制备氧化物半导体薄膜晶体管的方法流程图；
图5所示为根据本申请一个实施例制备的氧化物半导体薄膜晶体管与采用传统方法制备的氧化物半导体薄膜晶体管的性能比较图；
图6所示为采用本申请不同实施例制备的氧化物半导体薄膜晶体管的性能比较图；
图7a-7k所示为根据本申请的一个实施例的氧化物半导体薄膜晶体管的制备工艺流程示意图；以及
图8所示为根据本申请另一个实施例制备氧化物半导体薄膜晶体管的方法流程图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
从材料而言，氧化物半导体薄膜晶体管采用的是氧化物半导体材料作为有源层，这些材料主要是氧化锌基和氧化铟基材料，包括氧化锌(ZnO)、氧化铟(In2O3)、铝参杂氧化锌(AZO)、硼掺杂氧化锌(BZO)、镁掺杂氧化锌(MZO)、氧化铟镓锌(IGZO)、氧化镓锌(GZO)、氧化铟锡(ITO)、氧化锡(SnO2)、氧化亚锡(SnO)和氧化亚铜(Cu2O)等。
本申请提供了一种制备氧化物半导体薄膜晶体管的方法。
下面结合附图和实施例对本申请进行详细的描述。
图3a至图3m为根据本申请一个实施例的制备氧化物半导体薄膜晶体管的工艺流程示意图。图4为根据本申请一个实施例的制备氧化物半导体薄膜晶体管的方法的流程图。
在步骤402，如图3a和图3b所示，在衬底301上淀积栅极导电层302并对其进行图形化以形成底栅电极3021。
根据一个实施例，衬底301可采用刚性的玻璃或者硅片，或者采用柔性材料，柔性材料通常采用柔性玻璃、聚酰亚胺(PI)、聚萘二甲酸乙二醇酯(PEN)或聚对苯二甲酸乙二醇酯(PET)等。
特别的，当采用柔性衬底时，可在淀积栅极导电层102之前先淀积介质层(未示出)作为缓冲层。该缓冲层可以采用由氧化硅、氮化硅、高介电常数介质材料等无机介质以及有机介质材料中的一种所构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm。缓冲层的淀积工艺可以采用等离子体增强化学气相淀积、溅射、原子层淀积或溶胶-凝胶法等。
栅极导电层302采用的材料可以为金属、导电金属氧化物或其他导电材料中的至少一种，例如金属钼，其厚度可以为5nm～400nm，特别是120nm。栅极导电层302的淀积工艺可以采用磁控溅射、蒸镀或溶胶-凝胶法等。
根据另一个实施例，栅极导电层302的材料也可以包括金属铜，或者栅极导电层302可以包括下层的金属铜和上层的金属钼、铝或钽。
在步骤404，如图3c所示，在衬底301和栅电极3021上淀积栅介质层303。
根据一个实施例，栅介质层303可以采用由氧化硅、氮化硅、氧化铝、高介电常数介质材料等无机介质以及有机介质材料中的一种所构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm，例如200nm。该栅介质的淀积工艺可以采用等离子体增强化学气相淀积、磁控溅射、原子层淀积或溶胶-凝胶法等。
根据一个实施例，在底栅电极3021采用金属铜的情况下，可以采用多层栅介质层。根据一个实施例，可以采用PECVD在衬底301和栅电极3021上淀积一层氮化硅(SiNx)，厚度可以为例如100nm。用于避免铜进入栅介质造成器件特性以及稳定性的退化；然后在这层栅介质利用例如PECVD再淀积一层SiO2，厚度可以为例如100nm，用于改良介质层和有源层之间的接触效果。当然，根据其他实施例，栅介质层还可以包括Al2O3和/或HfO2。
在步骤406，如图3d和图3e所示，在栅介质层303上淀积有源层304。
根据一个实施例，有源层304可以采用由n型金属氧化物薄膜材料、p型金属氧化物薄膜材料中的一种(例如IGZO)构成的单层结构或多种构成的多层结构，有源层的厚度可以为5nm～200nm，例如40nm。有源层304的淀积工艺可以采用磁控溅射、原子层淀积或溶胶-凝胶法等。
从降低有源区电阻率的角度考虑，当采用磁控溅射淀积有源层时，在形成有源层304的过程中所通入的氩氧的比应尽量高，例如49：1。当然这个比例会因设备条件、靶材状态等因素的不同而不同。这样在所形成的有源层中氧的含量就不会过高，在后续形成掺杂材料层(例如金属Al)并进行扩散的过程中，不会因为在有源层和掺杂材料之间形成氧化物(例如Al2O3)而阻挡例如金属Al在有源层中的扩散。
根据一个实施例，可以在这个步骤对有源层304进行图形化以形成有源区3041。根据另一个实施例，也可以在后续步骤中再对有源层304图形化。
在步骤408，如图3f和图3g所示，在栅介质层303和有源区3041上淀积沟道保护层305并对其图形化以形成沟道保护区3051。
根据一个实施例，沟道保护层305可以采用由氧化硅、氮化硅、高介电常数介质材料等无机介质以及有机介质材料中的一种(例如二氧化硅)构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm，例如100nm。沟道保护层305的淀积工艺可以采用等离子体增强化学气相淀积、磁控溅射、原子层淀积或溶胶-凝胶法等。沟道保护区的作用是为了在形成源漏区域的过程中保护沟道区域不受影响。
根据一个实施例，对沟道保护层的图形化可以通过从沟道保护层向衬底的方向曝光来实现；另外，由于作为有源层的氧化物半导体是透明的，因此也可以利用底栅作为掩模，采用从衬底向沟道保护层的方向进行曝光。
根据一个实施例，可以在形成沟道保护区3051以后再对有源层304图形化以形成有源区3041。这样做可以避免在没有形成沟道保护区3051时直接对有源层304进行光刻和刻蚀给有源层的质量带来的负面影响。
可选择的，在步骤409，如图3h所示，可以在形成用于扩散的掺杂材料层之前，先利用等离子体对有源区3041进行处理。根据一个实施例，可以采用Ar、He或N等离子体，处理时间例如可以是90秒，温度例如可以是150摄氏度。通过等离子轰击可以破坏有源层金属氧化物的化学键，从而适当的降低有源层的电阻率，为后面源区和漏区的形成打好基础。
在步骤410，如图3i和图3j所示，在栅介质层303、有源区3041、沟道保护区3051上淀积至少一层掺杂材料层306，通过退火处理实现掺杂材料层306中的金属扩散进入其所覆盖并接触的有源区3041中以形成源区307和漏区308。
根据一个实施例，掺杂材料层306可以由金属铝、铝合金、金属钛、钛合金、锡或锡合金以及硼、氮化硼或氧化硼中的一种构成单层结构或多种构成的多层结构制成，其厚度可以为1nm～20nm，例如3nm或5nm。金属层306的淀积工艺可以采用磁控溅射、蒸镀或溶胶-凝胶法等。
根据一个实施例，退火处理可在空气中进行，也可在干氧、湿氧(水蒸气)、臭氧、或者上述三者中的至少一种与惰性气体(如氮气、氩气、氦气等)的混合气体等气氛中进行。退火气压可低于、等于或者高于大气压。退火温度可以在150摄氏度～500摄氏度之间，例如300摄氏度。退火时间可以是例如2小时。掺杂材料在退火过程中扩散进入有源区3041从而实现降低有源区3041的电阻率的目的。
根据一个实施例，掺杂材料层306表面可以被氧化形成第一钝化层3061。正是由于这层氧化铝、氧化钛、氧化锡、氮化硼或氧化硼3061的存在，使得采用本方法形成的器件的源漏区域的热稳定性远高于单纯利用等离体轰击而形成的器件的源漏区域的热稳定性。因为经过扩散进入有源区的掺杂材料例如铝、钛、锡或其合金或硼、氧化硼或氮化硼并不会因后续的高温处理而不受控的移动从而影响器件性能，并且第一钝化层3061的存在也阻挡了气氛中可能包含的氧对低电阻率的源区307和漏区308进行氧化导致电阻率的升高。
图5所示为根据本申请一个实施例制备氧化物半导体的方法中采用掺杂材料层(例如Al)来降低源区漏区电阻率所制备的薄膜晶体管与传统的例如仅仅通过等离子体处理而形成源区漏区的薄膜晶体管在热处理后的性能比较图。由图可见，对于具有相同的Vd和W/L的薄膜晶体管来说，采用本申请实施例的方法制备的器件的Id提高了超过104。
图6所示为根据本申请的实施例制备方法包括步骤209的薄膜晶体管的性能图。可以看出，在不同Vd下，对于不同的沟道长度L的晶体管来说，随着L的减小电流Id逐渐增大。当器件沟道长度L短到4微米时，特性依旧正常。这受益于本申请形成的低电阻率的源漏区，因此器件寄生电阻很小。
在步骤412，如图3k所示，在第一钝化层3061上淀积第二钝化层309，并对第一钝化层3061和第二钝化层309进行图形化以形成源极接触孔和漏极接触孔。
根据一个实施例，第二钝化层309可以是由氧化硅、氮化硅、高介电常数介质材料等无机介质以及有机介质材料中的一种(例如SiNx)构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm，例如200nm，其淀积工艺可以采用等离子体增强化学气相淀积、磁控溅射、原子层淀积或溶胶-凝胶法等。
在步骤414，在第二钝化层309上、源极接触孔和漏极接触孔中淀积导电层，并将导电层图形化以形成源引出电极3101和漏引出电极3102。
根据一个实施例，导电层可以采用例如金属钼，厚度可以是例如150nm。根据其他实施例，该导电层也可以采用金属铜。
另外，还可以在250摄氏度的氧气气氛下进行1小时的退火处理。
采用本申请实施例一所介绍的方法制备氧化物半导体薄膜晶体管简化了器件制备工艺，有利于制备成本的降低。沟道保护区使得沟道部分的有源区免受刻蚀的影响，沟道保护区的长度决定了沟道长度，甚至可以采用反面曝光的方式，准确的实现了自对准的器件结构。与传统刻蚀阻挡层工艺制备器件比较，不需要考虑源/漏电极和沟道保护层的套刻对准，因此更易于制备沟道长度较短的器件。
另外，在其他类型晶体管中普遍采用的电极材料金属铜也可以顺利的被引入用来制备氧化物半导体晶体管。与BCE和ESL结构的晶体管相比，因为金属电极与器件的沟道区距离较远，因此当采用金属铜时，不必再担心铜会进入沟道区从而影响器件特性与稳定性。
图7a至图7k为根据本申请一个实施例的制备氧化物半导体薄膜晶体管的工艺流程示意图。图8为根据本申请一个实施例的制备氧化物半导体薄膜晶体管的方法的流程图。
在步骤802，如图7a和图7b所示，在衬底701上淀积栅极导电层702并对其进行图形化以形成底栅电极7021。
根据一个实施例，衬底701可采用刚性的玻璃或者硅片，或者采用柔性材料，柔性材料通常采用柔性玻璃、聚酰亚胺(PI)、聚萘二甲酸乙二醇酯(PEN)或聚对苯二甲酸乙二醇酯(PET)等。
特别的，当采用柔性衬底时，可在淀积栅极导电层102之前先淀积介质层(未示出)作为缓冲层。该缓冲层可以采用由氧化硅、氮化硅、高介电常数介质材料等无机介质以及有机介质材料中的一种所构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm。缓冲层的淀积工艺可以采用等离子体增强化学气相淀积、溅射、原子层淀积或溶胶-凝胶法等。
栅极导电层702采用的材料可以为金属、导电金属氧化物或其他导电材料中的至少一种，例如金属钼，其厚度可以为5nm～400nm，特别是120nm。栅极导电层702的淀积工艺可以采用磁控溅射、蒸镀或溶胶-凝胶法等。
根据另一个实施例，栅极导电层702的材料也可以包括金属铜，或者栅极导电层702可以包括下层的金属铜和上层的金属钼、铝或钽。
在步骤804，如图7c所示，在衬底701和栅电极7021上淀积栅介质层303。
根据一个实施例，栅介质层703可以采用由氧化硅、氮化硅、氧化铝、高介电常数介质材料等无机介质以及有机介质材料中的一种所构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm，例如200nm。该栅介质的淀积工艺可以采用等离子体增强化学气相淀积、磁控溅射、原子层淀积或溶胶-凝胶法等。
根据一个实施例，在底栅电极7021采用金属铜的情况下，可以采用多层栅介质层。根据一个实施例，可以采用PECVD在衬底701和栅电极7021上淀积一层氮化硅(SiNx)，厚度可以为例如100nm，用于阻挡铜，避免铜进入栅介质造成器件特性以及稳定性的退化；然后在这层栅介质利用例如PECVD再淀积一层SiO2，厚度可以为例如100nm，用于改善栅介质层与有源层的接触效果。当然，根据其他实施例，栅介质层还可以包括Al2O3和/或HfO2。
在步骤806，如图7d和图7e所示，在栅介质层703上淀积有源层704。
根据一个实施例，有源层704可以采用由n型金属氧化物薄膜材料、p型金属氧化物薄膜材料中的一种(例如IGZO)构成的单层结构或多种构成的多层结构，有源层的厚度可以为5nm～200nm，例如40nm。有源层704的淀积工艺可以采用磁控溅射、原子层淀积或溶胶-凝胶法等。
从降低有源区电阻率的角度考虑，当采用磁控溅射淀积有源层时，在形成有源层704的过程中所通入的氩氧的比应尽量高，例如49：1。当然这个比例会因设备条件、靶材状态等因素的不同而不同。这样在所形成的有源层中氧的含量就不会过高，在后续形成掺杂材料层(例如金属Al)并进行扩散的过程中，不会因为在有源层和掺杂材料之间形成氧化物(例如Al2O3)而阻挡例如金属Al在有源层中的扩散。
根据一个实施例，可以在这个步骤对有源层704进行图形化以形成有源区7041。根据另一个实施例，也可以在后续步骤中再对有源层704图形化。
在步骤808，如图7f和图7g所示，在栅介质层703和有源区7041上淀积沟道保护层705并对其图形化以形成沟道保护区7051。
根据一个实施例，沟道保护层705可以采用由氧化硅、氮化硅、高介电常数介质材料等无机介质以及有机介质材料中的一种(例如二氧化硅)构成单层结构或多种构成的多层结构，其厚度可以为5nm～400nm，例如100nm。沟道保护层705的淀积工艺可以采用等离子体增强化学气相淀积、磁控溅射、原子层淀积或溶胶-凝胶法等。沟道保护区的作用是为了在形成源漏区域的过程中保护沟道区域不受影响。
根据一个实施例，对沟道保护层的图形化可以通过从有源层向衬底的方向曝光来实现；另外，由于作为有源层的氧化物半导体是透明的，因此也可以利用底栅作为掩模，采用从衬底向有源层的方向进行曝光。
根据一个实施例，可以在形成沟道保护区7051以后对有源层704图形化以形成有源层7041。这样做可以避免在没有形成沟道保护区7051时直接对有源层704进行光刻和刻蚀给有源层的质量带来的负面影响。
可选择的，在步骤809，如图7h所示，可以在形成用于扩散的掺杂材料层之前，先利用等离子体对有源区704进行处理。根据一个实施例，可以采用Ar、He或N等离子体，处理时间可以是90秒，温度可以是150摄氏度。通过等离子轰击可以破坏有源层金属氧化物的化学键，从而适当的降低有源层的电阻率，为后面源区和漏区的形成打好基础。
在步骤810，如图7i和图7j所示，在栅介质层703、有源区7041、沟道保护区7051上淀积至少一层掺杂材料层706，通过退火处理实现掺杂材料层706中的金属扩散进入其所覆盖并接触的有源区7041中以形成源区707和漏区708。
根据一个实施例，掺杂材料层706可以由金属铝、铝合金、金属钛、钛合金、锡或锡合金以及硼、氮化硼或氧化硼中的一种构成单层结构或多种构成的多层结构制成，其厚度可以为至少10nm。金属层706的淀积工艺可以采用磁控溅射、蒸镀或溶胶-凝胶法等。
根据一个实施例，退火处理在湿氧气氛中进行。退火气压可以为2个大气压。退火温度可以在200摄氏度。退火时间可以是例如2小时。
根据一个实施例，可以在退火的同时形成钝化层7061，该钝化层7061可以包括例如氧化铝、氧化钛、氧化锡或氧化硼或氮化硼。当然，根据其他是实力，钝化层7061也可以包括后续形成的氧化硅或氮化硅。
在步骤812，如图7k所示，对钝化层7061进行图形化以形成源区接触孔和漏区接触孔。
在步骤814，在钝化层7061、源区接触孔和所述漏区接触孔上淀积导电层，并将导电层图形化以形成源引出电极7091和漏引出电极7092。
根据一个实施例，导电层可以采用例如金属钼，厚度可以是例如150nm。
另外，还可以在250摄氏度的氧气气氛下进行1小时的退火处理。
本实施例所提供的方法在形成掺杂材料层后在进行退火操作的过程中直接形成了钝化层，省去了后续单独形成钝化层的步骤，简化了制备流程。
本申请一个实施例还公开了一种底栅氧化物半导体薄膜晶体管如图3m或图7k所示。根据一个实施例，该薄膜晶体管包括衬底，形成在衬底上的底栅电极，形成在衬底和底栅电极上的栅介质层，形成在栅介质层上的包括源区和漏区的有源区，形成在有源区上的沟道保护区，形成在有源区和沟道保护区上的钝化层以及在钝化层的电极开口中形成的源漏电极。其中的钝化层至少包括一层形成在有源区上的氧化铝、氧化钛、氧化锡或氧化硼或氮化硼，当然根据其他实施例，也可以包括在氧化铝、氧化钛、氧化锡或氧化硼或氮化硼上形成的SiO2或SiNx。
由于在形成氧化硅和氮化硅的过程中会引入氢，如果直接采用氧化硅或氮化硅作为钝化层，其中的氢可能会扩散到氧化物半导体有源区包括沟道区域中，导致器件性能劣化。掺杂材料层在退火过程中形成的例如氧化铝或氧化钛可以很好的阻挡氢或者水向有源区的扩散，从而可以有效的提高器件的性能。
根据一个实施例，底栅电极和/或源漏电极可以包括金属铜。在栅极采用金属铜的情况下，栅介质层可以包括SiNx，其厚度可以是例如100nm，还可以包括形成在该SiNx栅介质层上的SiO2栅介质层，其厚度可以是例如100nm。当然栅介质层也可以包括采用由其他材料，例如Al2O3、HfO2、高介电常数介质材料等无机介质以及有机介质材料中的一种所构成单层结构或多种构成的多层结构。
由于在利用ESL或BCE方法制备的底栅氧化物半导体薄膜晶体管中，是因为由于铜的迁移率高会进入有源区影响器件性能，因此采用这两种方法制备的底栅氧化物半导体薄膜晶体管源漏电极无法采用金属铜。相对的，恰恰是由于金属铜的迁移率高，因此铜其实是很好的导电材料。在本申请中，源漏电极与沟道区域相距比较远，中间相隔有介质层，因此可以放心的采用金属铜作为源漏电极引出材料。
虽然已经通过例子对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (10)

1.一种底栅氧化物半导体薄膜晶体管的制备方法，包括
在衬底上依次堆叠形成底栅电极、底栅介质层、氧化物半导体有源层、沟道保护层以及钝化层和在所述钝化层开口中引出的源、漏电极，所述有源层经图形化形成有源区，所述沟道保护层经图形化形成沟道保护区；
所述方法还包括，在所述有源区和所述沟道保护区上形成掺杂材料层以及随后的退火操作，从而在所述有源区中形成所述薄膜晶体管的源区和漏区。
2.如权利要求1所述的方法，还包括在形成所述掺杂材料层前，对所述有源层进行等离子处理，其中所述等离子处理采用的等离子体包括Ar，He或N中的一种或多种。
3.如权利要求1或2所述的方法，其中在对所述沟道保护层图形化后再对所述有源层进行图形化。
4.如权利要求1或2所述的方法，其中所述掺杂材料层包括铝、铝合金、钛或钛合金、锡或锡合金以及硼、氮化硼或氧化硼中的一种或多种。
5.如权利要求4所述的方法，其中所述掺杂材料层的厚度为1-20nm。
6.如权利要求5所述的方法，其中所述钝化层的至少一部分在所述退火过程中通过氧化部分所述掺杂材料层而形成。
7.如权利要求1所述的方法，其中对所述沟道保护层的图形化是通过从所述衬底向所述沟道保护层的方向曝光来进行光刻的。
8.如权利要求1所述的方法，其中所述底栅电极和所述引出电极包括铜，所述介质层包括SiNx、SiO2、Al2O3和/或HfO2。
9.一种底栅氧化物半导体薄膜晶体管，包括
衬底；
形成在所述衬底上的底栅电极；
形成在所述底栅电极和所述衬底上的栅介质层；
形成在所述栅介质层上的氧化物半导体有源层，所述有源层中包括源区或漏区；
形成在所述有源层上的钝化层，所述钝化层包括氧化铝、氧化钛、氧化锡或氧化硼或氮化硼；
形成在所述钝化层中的电极开口，以及通过所述电极开口引出的源、漏电极。
10.如权利要求9所述的底栅氧化物半导体薄膜晶体管，其中所述底栅电极和/或所述源、漏电极包括金属铜，所述栅介质层包括SiNx、SiO2、Al2O3和/或HfO2。
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