CN107452614A - 半导体器件和制造方法 - Google Patents

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Abstract

本发明提供了半导体器件和制造方法，其中，图案化钝化层。在实施例中，使用相同的蚀刻室去除来自图案化工艺的副产物并且同时去除在图案化工艺中利用的光刻胶。在FinFET器件的制造期间，可以使用这种工艺。

Description

半导体器件和制造方法
技术领域
本发明的实施例提供了半导体器件和制造方法。
背景技术
由于集成电路(IC)的发明，各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的反复减小，这使得更多的组件集成到给定的区域。
然而，仅减小晶体管、二极管、电阻器、电容器等的最小部件尺寸仅仅是试图减小半导体器件的整体尺寸时可以改进的一个方面。目前正在审查的其它方面包括半导体器件的其它方面。用于减小尺寸的这些其它结构的改进正在被研究。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成介电层；图案化位于所述介电层上方的光刻胶；将所述半导体衬底和所述光刻胶放置到蚀刻室；使用蚀刻工艺将所述光刻胶的图案转移至所述介电层；以及在从所述蚀刻室去除所述光刻胶之前去除所述光刻胶。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：将光刻胶沉积在衬底上方的介电材料上；图案化所述光刻胶；穿过所述光刻胶蚀刻所述介电材料，其中，蚀刻所述介电材料使用来自第一氧源的氧气作为至少一种反应物；以及在蚀刻所述介电材料之后，去除所述光刻胶，其中，去除所述光刻胶使用来自所述第一氧源的氧气。
本发明的又一实施例提供了一种制造半导体器件的方法，所述方法包括：图案化光刻胶以暴露介电材料并且形成图案化的光刻胶；穿过所述图案化的光刻胶干蚀刻所述介电材料；直接在干蚀刻所述介电材料之后，实施衬垫去除工艺；以及直接在所述衬垫去除工艺之后，灰化所述光刻胶，其中，所述干蚀刻、所述衬垫去除工艺和所述灰化均在单个蚀刻室内实施。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的具有第一钝化层和第二钝化层的半导体器件。
图2示出了根据一些实施例的可以用于图案化第二钝化层的蚀刻室。
图3A至图3B示出了根据一些实施例的来自蚀刻工艺的副产物的去除。
图4至图18C示出了根据一些实施例的可以利用的FinFET工艺以及第二钝化层的图案化。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
现在参照图1，图1示出了半导体器件100，该半导体器件100具有衬底101、位于衬底101上的有源器件103、位于有源器件103上方的层间介电(ILD)层105以及位于ILD层105上方的金属化层107。具有小于103欧姆-米电阻的衬底101可以是基本导电的或半导电的并且可以包括掺杂或未掺杂的块状硅或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、锗硅、SOI、绝缘体上锗硅(SGOI)或它们的组合的半导体材料层。可以使用包括多层衬底、梯度衬底或混合取向衬底的其他衬底。此外，在此工艺点处，衬底101可以是在之后的步骤中将被切割的半导体晶圆(未在图1中示出整个晶圆)的一部分。
有源器件103在图1中表示为单个晶体管。然而，本领域中的技术人员将意识到，诸如电容器、电阻器、电感器等的多种有源和无源器件可以用于产生对半导体器件100设计的期望的结构和功能需求。可以使用任何合适的方法在衬底101内或者衬底101的表面上形成有源器件103。
ILD层105可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层105，但是可以可选地使用诸如LPCVD的其它工艺。ILD层105可以形成为介于约和约之间的厚度。
金属化层107形成在衬底101、有源器件103和ILD层105上方并且设计为连接各个有源器件103以形成功能电路。虽然图1中示出为两层，但是金属化层107由介电和导电材料的交替层形成并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，存在通过ILD层105与衬底101分隔开的四个金属化层，但金属化层107的确切数量取决于半导体器件100的设计。
在金属化层107的顶部，存在由顶部介电层111围绕的顶部金属层109。在实施例中，形成在顶部介电层111(可以是任何合适的电介质，诸如低k介电材料)内的顶部金属层109包括导电材料，诸如铜或其它合适的导体。顶部介电层111可以最初形成在金属化层107的剩余部分上方，并且之后可以使用例如镶嵌或双镶嵌工艺在顶部介电层111内形成顶部金属层109，但是可以使用任何合适的工艺或材料。
第一蚀刻停止层112用于保护下面的结构并且对穿过例如第一钝化层113的随后的蚀刻工艺提供控制点。在一个实施例中，第一蚀刻停止层112可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅形成，但是可以可选地使用诸如氮化物、碳化物、硼化物、它们的组合等的其它材料，以及诸如低压CVD(LPCVD)、PVD等的形成第一蚀刻停止层112的可选技术。第一蚀刻停止层112可以具有介于约和约之间的厚度，诸如约
可以在衬底101上的第一蚀刻停止层112上方形成第一钝化层113。第一钝化层113可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、它们的组合等。第一钝化层113可以通过诸如化学汽相沉积(CVD)的工艺形成，但是可以使用任何合适的工艺，并且可以具有介于约0.5μm和约5μm之间的厚度，诸如约
在已经形成第一钝化层113之后，可以通过去除第一钝化层113的部分穿过第一钝化层113制成第一开口115(图1中示出了一个开口)，以暴露至少部分顶部金属层109。第一开口115允许顶部金属层109和第一导电连接件117之间的接触。可以使用合适的光刻掩模和蚀刻工艺形成第一开口115，但是可以使用任何合适的工艺以暴露部分顶部金属层109，并且第一开口115可以形成为具有介于约1μm和约10μm之间(诸如约2μm)的第一宽度W1。
一旦第一开口115已经制成，可以形成第一导电连接件117(例如，外部接触件或再分布层)。在实施例中，第一导电连接件117最初可以通过首先形成第一阻挡层116。在实施例中，第一阻挡层116可以包括阻挡材料(诸如钛、氮化钛、这些的组合等)，并且可以使用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等的工艺来形成。第一阻挡层116可以形成为具有介于约0.1μm和约20μm之间的厚度，诸如约0.5μm。
第一导电连接117可以包括铝/铜合金，但是可以可选地使用诸如铝或铜的其他材料。可以使用诸如溅射的沉积工艺以形成材料层(未在图1中单独示出)并且之后可以通过合适的工艺(诸如光刻掩模和蚀刻，以下进一步描述的)去除部分材料层以形成第一导电连接件117来形成第一导电连接件117。然而，可以利用任何合适的工艺以形成第一导电连接件117。第一导电连接件117可以形成为具有超越第一钝化层113约和约 (诸如约)之间的第一厚度T1。
一旦已经形成第一导电连接件117，覆盖层118可以放置在第一导电连接件117上方以有助于用作第一导电连接件的图案化的硬掩模以及用作随后的曝光的蚀刻停止层。在实施例中，覆盖层118可以包括通过例如使用诸如溅射、CVD等的合适的沉积技术形成的介电材料的一层或多层，诸如氮氧化硅、氮化硅、碳氧化硅、碳化硅、它们的组合以及它们的多层。
一旦已经放置覆盖层118，覆盖层118可以被图案化并且之后用作硬掩模以有助于图案化第一导电连接件117。在实施例中，覆盖层118可以通过放置、曝光以及显影光刻胶(未在图1中单独示出)图案化并且之后实施干蚀刻(诸如反应离子蚀刻)以去除覆盖层118的暴露的部分。一旦已经图案化覆盖层118，可以使用覆盖层118作为硬掩模图案化下面的第一导电连接件117和第一阻挡层116。在实施例中，第一导电连接件117和第一阻挡层116可以用干蚀刻(诸如反应离子蚀刻)图案化以具有介于约1.5μm和约20μm之间(诸如约3μm)的第二宽度W2。
此外，如果需要，第一钝化层113也可以在此时蚀刻，继续用先前的蚀刻或单独的蚀刻步骤，以减小由第一导电连接件117暴露的第一钝化层113的厚度。在实施例中，可以使第一钝化层113凹进介于约和约之间(诸如约)的第一距离D1。然而，可以利用任何合适的距离。
图1也示出了位于第一钝化层113和第一导电连接件117上方的第二钝化层119的形成以对第一导电连接件117和其它下面的结构提供保护和隔离。在实施例中，第二钝化层119可以是具有第二钝化层119的底部121和第二钝化层119的顶部123的复合层(在图1中通过虚线120表示)。在实施例中，第二钝化层119的底部121可以是诸如未掺杂的硅酸盐玻璃(USG)的介电聚合物材料，但是可以可选地利用诸如聚苯并恶唑(PBO)、聚酰亚胺或聚酰亚胺衍生物的任何合适的材料。可以使用例如旋涂工艺放置第二钝化层119的底部121至介于约和约之间(诸如约)的第二厚度T2，但是可以可选地利用任何合适的方法和厚度。
第二钝化层119的顶部123可以放置在第二钝化层119的底部121上方。在实施例中，第二钝化层119的顶部123可以是介电材料，诸如氮化硅等，但是可以利用任何合适的材料。第二钝化层119的顶部123可以使用例如化学汽相沉积或物理汽相沉积工艺放置至介于约和约之间(诸如约)的厚度，但是可以可选地使用任何合适的方法和厚度。
一旦已经形成第二钝化层119，第一光刻胶125放置在第二钝化层119上并且被图案化以暴露第二钝化层119。在实施例中，第一光刻胶125使用例如旋涂技术放置在第二钝化层119上至介于约50μm和约250μm之间(诸如约120μm)的高度。一旦在适当的位置，之后，可以通过将第一光刻胶125暴露于图案化的能量源(例如，图案化的光源)以引起化学反应，从而引起暴露于图案化的光源的第一光刻胶125的那些部分的物理变化来图案化第一光刻胶125。之后，向曝光的第一光刻胶125施加显影剂以利用该物理变化并且根据期望的图案选择性地去除第一光刻胶125的曝光部分或第一光刻胶125的未曝光部分。在实施例中，形成至第一光刻胶125的图案具有介于约1μm和约10μm之间(诸如约1.5μm)的第三宽度W3。
图2示出了可以用于使用第一光刻胶125作为掩模图案化第二钝化层119和覆盖层118的蚀刻系统201。在实施例中，蚀刻系统201可以包括蚀刻剂传送系统203，其可以将一种或多种气体蚀刻剂传送至蚀刻室204。蚀刻剂传送系统203通过蚀刻剂控制器213和歧管205向蚀刻室204供应各种所需的蚀刻剂。蚀刻剂传送系统203还可以通过蚀刻剂传送系统203控制载气的流率和压力来帮助控制蚀刻剂进入蚀刻室204的流率。
在实施例中，蚀刻剂传送系统203可以包括多个蚀刻剂供应器211以及载气供应器207。此外，虽然在图2中仅示出了两个蚀刻剂供应器211，但这仅仅是为了清楚，可以使用任何数量的蚀刻剂供应器211，诸如在蚀刻系统201内使用的所需的每种蚀刻剂，可以使用一个蚀刻剂供应器211。例如，在将使用五种单独的蚀刻剂的实施例中，可以有五个单独的蚀刻剂供应器211。
每个单独的蚀刻剂供应器211都可以是诸如气体存储罐的容器，其局部位于蚀刻室204或者远离蚀刻室204。可选地，蚀刻剂供应器211可以是独立地制备和传送所需蚀刻剂的设备。可以将所需蚀刻剂的任何合适的来源用作蚀刻剂供应器211，并且所有这些来源均完全包括在实施例的范围内。
在实施例中，各个蚀刻剂供应器211通过具有第一阀门208的第一管线202向蚀刻剂控制器213供应蚀刻剂。第一阀门208由控制器227控制，控制器227控制和调节向蚀刻室204引入的各种蚀刻剂和载气。
载气供应器207可以供应所需的载气或稀释气体，其可以有助于将各种所需的蚀刻剂推动至或“运送”至蚀刻室204。载气可以是惰性气体或不与蚀刻剂本身或蚀刻剂反应的副产物发生反应的其他气体。例如，载气可以是氮气(N2)、氦气(He)、氩气(Ar)、它们的组合等，但是也可以可选地使用其它合适的载气。
载气供应器207或稀释气体供应器可以是诸如气体存储罐的容器，其局部位于蚀刻室204或者远离蚀刻室204。可选地，载气供应器207可以是独立制备载气并且将载气传送至蚀刻剂控制器213的设备。载气的任何合适的来源均可以用作载气供应器207，并且所有这些来源均包括在实施例的范围内。载气供应器207可以通过具有第二阀门206的第二管线210向蚀刻剂控制器213供应所需的载气，其中第二管线210将载气供应器207连接至第一管线202。第二阀门206也由控制器227控制，控制器227控制和调节向蚀刻室204引入的各种蚀刻剂和载气。一旦组合，该管线就可以导向蚀刻剂控制器213从而可受控地进入蚀刻室204。
蚀刻室204可以是适合于分散蚀刻剂并且使蚀刻剂与半导体器件100接触的任何期望的形状。在图2示出的实施例中，蚀刻室204具有圆柱形的侧壁和底部。然而，蚀刻室204不限于圆柱形，并且可以可选地使用任何其它合适的形状，诸如中空方管、八边形等。此外，蚀刻室204可以由对各种工艺材料呈惰性的材料制成的蚀刻室壳体215包围。因此，虽然蚀刻室壳体215可以是可以承受蚀刻工艺中涉及的化学物质和压力的任何合适的材料，但在一个实施例中，蚀刻室壳体215可以是钢、不锈钢、镍、铝、它们的合金、它们的组合等。
此外，蚀刻室204和安装平台245可以是集群工具系统(未示出)的部分。集群工具系统可以与自动处理系统协作，以在蚀刻工艺之前将半导体器件100定位和放置在蚀刻室204中，在蚀刻工艺期间定位和保持半导体器件100，并且在蚀刻工艺之后从蚀刻室204去除半导体器件100。
在蚀刻室204内定位安装平台245以在蚀刻工艺期间定位和控制半导体器件100。安装平台245可以使用夹钳、真空压力和/或静电力的组合来保持半导体器件100，并且还可以包括加热和冷却机制以控制工艺期间半导体器件100的温度。在具体实施例中，安装平台245可以包括四个冷却区域，诸如内部温度区域、中间内部温度区域、中间外部温度区域和外部温度区域(未单独示出)，以在蚀刻工艺期间加热和冷却半导体器件100。各个温度区域均可以使用气体或液体传热材料，以在蚀刻工艺期间精确控制半导体器件100的温度，但是可选地使用任何合适数量的加热或冷却区域。
此外，安装平台245可以包括连接至第一RF发生器222的第一电极220。在蚀刻工艺期间，第一电极220可以由第一RF发生器222(在控制器227的控制下)电偏置为RF电压。通过电偏置，第一电极220用于向进入的蚀刻剂提供偏压并且帮助激发它们成为等离子体。此外，第一电极220还用于在蚀刻工艺期间通过维持偏压来维持等离子体。
此外，虽然在图2中示出了单个安装平台245，但仅仅是为了清楚而不旨在限制。相反，任何数量的安装平台245均可以包括在蚀刻室204内。因此，可以在单个蚀刻工艺期间蚀刻多个半导体衬底。
此外，蚀刻室204包括喷头229。在实施例中，喷头229接收来自歧管205的各种蚀刻剂并且有助于将各种蚀刻剂分散至蚀刻室204。喷头229可以设计为均匀地分散蚀刻剂，以最小化可能由不均匀分散引起的不期望的工艺条件。在实施例中，喷头229可具有圆形设计，其中，开口均匀地分散在喷头229上以允许将所需的蚀刻剂分散至蚀刻室204。
蚀刻室204也包括用作等离子体发生器的上电极221。在实施例中，等离子体发生器可以是变压器耦合等离子体发生器，并且例如可以为线圈。该线圈可以附接至第二RF发生器223，该发生器用于向上电极221(在控制器227的控制下)提供电能，以在引入反应蚀刻剂期间激发等离子体。
然而，虽然以上将上电极221描述为变压器耦合等离子体发生器，但实施例不旨限于变压器耦合等离子体发生器。相反，可以可选地使用产生等离子体的任何合适的方法，诸如电感耦合等离子体系统、磁性增强反应离子蚀刻、电子回旋共振、远程等离子体发生器等。所有这些方法均包括在实施例的范围内。
蚀刻室204也可以连接至真空泵225。在实施例中，真空泵225受控制器227控制，并且可以用于将蚀刻室204内的压力控制为期望的压力。此外，一旦完成蚀刻工艺，真空泵225可以用于排空蚀刻室204以为去除半导体器件100做准备。
图3A示出了蚀刻工艺的开始(在图3A中由标记为301的波状箭头表示)，其可以用于形成第一开口302并且可以将第一光刻胶125的图案转移至第二钝化层119和覆盖层118。在实施例中，蚀刻工艺301可以由将所需的蚀刻剂放置至蚀刻剂供应器211，同时将所需的稀释剂放置至载气供应器207启动。因此，虽然精确的蚀刻剂和载气至少部分地取决于第二钝化层119和覆盖层118的材料，但是在具体的实施例中，其中，第二钝化层119是氮化硅和USG的复合层并且覆盖层118是氮氧化硅，CF4、CHF3、氧气(O2)、氮气、氢气、这些的组合等可以放置到蚀刻剂供应器211内，同时载气可以是诸如氩气、氦气、这些的组合等的非活性气体。然而，可以使用任何合适的蚀刻剂和稀释剂。
在具体实施例中，蚀刻工艺301可以包括许多单独步骤以转移图案。例如，蚀刻工艺301可以包括卡紧步骤、主蚀刻步骤和过蚀刻步骤。卡紧步骤可以用于准备用于蚀刻工艺的蚀刻室，并且可以从夹紧稳定步骤开始，该步骤使蚀刻室204内的压力达到约20mT和约800mT之间的压力，诸如约300mT，以及气体比率可以设置为介于5％和约95％之间，诸如约50％。夹紧稳定步骤也可以设置载气(例如，氩气)流率介于约50sccm和约2000sccm之间，诸如约1000sccm。B.P.压力可以设置为小于约50托，诸如约0托，同时温度T/B可以设置为120/20，60MHz和2MHz处的功率可以设置为0，并且该稳定可以维持足够的稳定时间，诸如约15秒。
在夹持稳定步骤已稳定蚀刻室204内的环境之后，控制器227可以开始以一系列步骤施加功率。在实施例中，控制器227可以通过在60MHz处施加介于约20和约1000之间(诸如约200)的RF功率(上电极221处的源功率)和在2MHz处施加介于约20和约1000之间(诸如约200)之间的RF功率(第一电极220处的偏置功率)开始，持续约1s和约100s之间的时间，诸如约1秒。之后，在下一步骤中，控制器227可以将ESC HV设置为介于约500和约5000之间(诸如约600)约1s和约100s，诸如约1秒。最后，在下一步骤中，控制器可以将B.P.设置为介于约5和约100之间(诸如约10托)约1s和约100s之间的时间，诸如约2秒。
在夹紧步骤已经完成之后，主蚀刻步骤可以由控制器227启动。在实施例中，控制器227将从蚀刻稳定步骤开始，其中，在激发等离子体之前，减小压力和稳定所需的蚀刻剂的流率(其中，对于稳定步骤，关闭上电极221和第一电极220处的RF功率)。在实施例中，其中，CF4、CHF3和O2用作蚀刻剂，蚀刻室204内的压力可以减小至介于约20mT和约500mT之间，诸如约100mT，CF4可以以介于约20sccm和约800sccm之间的流率启动，诸如约335sccm，CHF3设置为介于约20sccm和约800sccm之间的流率，诸如约165sccm，并且O2设置为介于约20sccm和约800sccm之间，诸如约100。载气(例如，氩气)设置为介于约20sccm和约800sccm之间，诸如约250sccm。此外，在稳定步骤中，控制器227可以将B.P.设置为介于约5和约100托之间，诸如约30托，将ESC HV设置为介于约500和约5000之间，诸如约850，并且可以保持这些条件直至蚀刻室已经稳定，诸如介于约1s和约100s之间，诸如约20秒。
一旦在蚀刻稳定步骤中已经稳定工艺条件，控制器227将实施激发步骤并且通过将60MHz处的RF功率设置为介于约100和约1000之间(诸如约200)以及将2MHz处的RF功率设置为介于约100和约1000之间(诸如约200)将蚀刻剂激发成等离子体。激发步骤可以维持约1s和约100s之间的时间，诸如约2秒，以确保等离子体的激发。
一旦激发已经发生，可以利用第一蚀刻步骤以蚀刻第二钝化层119和覆盖层118。第一蚀刻步骤可以通过将60MHz处的RF功率设置为介于约200和约2000之间(诸如约1500)并且也将2MHz处的RF功率设置为介于约200和约2000之间(诸如约1500)的控制器227启动。第一蚀刻步骤将继续蚀刻第二钝化层119和/或覆盖层118约5s和约100s之间的时间，诸如约45秒。
在第一蚀刻步骤之后，可以使用第二蚀刻步骤。在实施例中，第二蚀刻步骤可以通过控制器227结束进入蚀刻室204的CHF3的流率，同时将CF4的流率增加至介于约20sccm和约1000sccm之间的速率，例如约500sccm来实施。此外，O2可以设置为介于约20sccm和约1000sccm之间的流率，诸如约75sccm，并且2MHz处的RF功率可以设置为介于约200和约2000之间，诸如约1800。此外，控制器227可以将ESC HV设置为约950并且维持这些条件约5s和约100之间的时间周期，诸如约86秒。
一旦主蚀刻工艺已经完成，则可以实施过蚀刻工艺以确保已经去除来自第二钝化层119的所有介电材料。在实施例中，过蚀刻工艺最初可以包括过蚀刻升温步骤，其中，60MHz处的RF功率减小至介于约20和约1000之间，诸如约500，同时2MHz处的RF功率减小至介于约200和约2000之间，诸如约500。此外，载气的流率减小至介于约20sccm和约800sccm之间，诸如约150sccm，B.P.设置为介于5托和约100托之间，诸如约20托，并且ESC HV设置为介于约500和约5000之间，诸如约700。这种过蚀刻升温步骤可以维持约1s和约100s之间的时间，诸如约3秒。
一旦过蚀刻升温步骤已经完成，可以在相同条件下实施过蚀刻。过蚀刻可以实施足够的时间以确保已经去除第二钝化层119的材料。因此，该过蚀刻可以实施介于约1s和约100s之间的时间，诸如约60秒。
在主蚀刻工艺已经将第一光刻胶125的图案转移至第二钝化层119之后，一旦覆盖层118已经由主蚀刻工艺暴露，则可以实施衬垫去除(LRM)步骤以去除覆盖层118。在实施例中，LRM工艺最初可以包括LRM升温步骤，其中，60MHz处的RF功率减小至介于约200和约2000之间，诸如约300，同时2MHz处的RF功率减小至介于约20和约1000之间，诸如约100，并且气体速率可以设置为介于约5和约95之间，诸如约75。此外，载气的流率增加至介于约20和约1000之间，诸如约200sccm，同时CF4的流率减小至介于约20sccm和约1000sccm之间，诸如约200sccm，B.P.设置为介于5托和约100托之间，诸如约10托，并且ESC HV设置为介于约500和约5000之间，诸如约2000。这种LRM升温步骤可以维持约1s和约100s之间的时间，诸如约3秒。
一旦LRM升温步骤已经完成，除了压力外，可以在相同的条件下实施LRM，该压力可以增加至介于约20mT和约1000mT之间，诸如约150mT。LRM可以实施足够的时间以确保覆盖层118已经去除并且将暴露下面的第一导电连接件117。因此，LRM可以实施介于约1s和约100s之间的时间，诸如约60秒。
在已经实施LRM之后，可以实施释放操作以使半导体器件100用于第一光刻胶125的去除。在实施例中，释放操作可以开始于释放升温操作，其中，蚀刻室204内的压力减小至介于约20mT和约1000mT之间，诸如约75mT，ESC HV减小至介于约500和约5000之间，诸如约3000，并且气体速率可以设置为介于约5和约95之间，诸如约50。此外，60MHz处的RF功率减小至介于约200和约2000之间，诸如约500，同时2MHz处的RF功率减小至小于100，诸如0，并且载气的气体流率增加至介于约20sccm和约1000sccm之间，诸如约520sccm。释放升温阶段可以持续约1s和约100s之间的时间，诸如约2秒。
一旦已经完成释放升温操作，则第一释放步骤将ESC HV减小至约0。在实施例中，第一释放操作可以持续约1s和约100s之间的时间，诸如约20秒。可以实施第二释放操作以减小RF功率。在实施例中，第二释放操作可以将60MHz处的RF功率减小至约0，并且可以实施约1s和约100s之间的时间，诸如约10秒。
此外，虽然以上已将参照图2至图3A描述蚀刻工艺的具体实施例，但是这些讨论仅旨在说明，并且不旨在限制实施例。相反，可以使用蚀刻剂、载气和工艺条件的任何合适的组合。所有这些组合均旨在完全包括在实施例的范围内。
然而，虽然以上描述的蚀刻工艺301将上面的第一光刻胶125的图案转移至第二钝化层119和覆盖层118，但是蚀刻反应的副产物(由图3A中标记为303的三角形表示)沿着第二钝化层119和覆盖层118的侧壁积聚。这种副产物303可以包括硬化的聚合物以及C-F副产物并且这些副产物303的存在被认为是缺陷并且如果副产物303没有从第一开口302的侧壁去除，将容易带来可靠性损失。然而，诸如湿蚀刻的一些去除工艺可以对第二钝化层119的材料引起进一步的损坏。
鉴于这些问题，图3B示出了当半导体器件100保持在相同蚀刻室204内时，可以使用灰化工艺去除第一光刻胶125以及副产物303(在图3B中由标记为305的波浪箭头表示)。在实施例中，可以在约2和约500mT之间(诸如约25mT)的压力、约100W和约1500W之间(诸如约800W)的源功率、小于约500W的偏置功率、诸如氮气(N2)、氧气(O2)和氩气的气体并且小于约1000sccm的气体流率下实施灰化工艺305。在具体实施例中，可以具体地控制氧气与氮气和氩气的比率，在某些实施例中，氧气比率可以介于0和100％之间。
在另一实施例中，灰化工艺305可以开始于预加热灰化步骤，其中，蚀刻室204的压力增加至介于约500mT和约10000mT之间，诸如约6000mT，虽然蚀刻室204内的加热器设置为介于约50℃和约250℃之间，诸如约200℃并且升降销设置为向下。此外，虽然功率仍设置为0，但是控制器227可以以约100sccm至约10000sccm之间(诸如约9000sccm)的流率重新引入诸如氧气的蚀刻剂，并且载气(例如氮气)可以约50sccm和1500sccm之间(诸如1000sccm)的流率引入。可以实施预加热灰化工艺约1s和约100s之间(诸如约25秒)的时间。
一旦已经实施预加热灰化工艺305，可以实施稳定灰化步骤以稳定蚀刻室204以用于随后的剥离步骤。在实施例中，蚀刻室204的压力可以降低至介于约50mT和约1500mT之间，诸如约900mT。此外，蚀刻剂流率(例如，氧气)可以减小至介于约500sccm和约1000sccm之间，诸如约5400sccm，同时载气的流率可以减小至介于约50sccm和约1000sccm之间，诸如约600sccm。预加热灰化工艺可以维持足够的时间以稳定蚀刻室204，诸如介于约1s和约100s之间，诸如约10秒。
一旦已经实施稳定灰化步骤并且已经稳定蚀刻室204，可以继续进行剥离步骤以去除第一光刻胶125。在实施例中，控制器可以通过施加介于约500和约5000之间(诸如约3500)的功率启动剥离步骤。剥离步骤可以实施足够的时间以去除第一光刻胶125并且从第一开口302的侧壁去除副产物303，诸如介于1s和约100s之间，诸如约60秒。
在又另一实施例中，可以使用氧气作为用于灰化工艺的唯一蚀刻剂来实施灰化工艺。在这个实施例中，通过将蚀刻室204的压力设置为至介于50mT和约1000mT之间，诸如约300mT，将T/B温度设置在100/10和约500/50之间，诸如约120/20，并且可以将气体流率设置为介于5和约95之间，诸如约50，来启动氧气灰化稳定步骤。此外，可以以介于约500sccm和约5000sccm之间(诸如约1800sccm)之间的流率引入蚀刻剂(氧气)，而没有任何其它蚀刻剂或载气。可以继续氧气灰化稳定步骤直至蚀刻室204稳定，诸如介于约1s和约100s之间，诸如约10秒。
在蚀刻室204已经稳定之后，可以实施撞击步骤。在实施例中，可以通过控制器227将60MHz处的功率升高至介于约50和约1000之间，诸如约200(而2MHz处的功率保持关闭)来实施撞击步骤。撞击步骤可以维持介于约1s和约100s之间的时间，诸如约5秒。
在撞击步骤之后，主灰化步骤用于去除第一光刻胶125。在实施例中，可以使用先前设置的条件实施主灰化步骤，但是其中，控制器227将蚀刻室内的压力减小至介于约20mT和约1000mT之间，诸如约100mT。主灰化步骤可以持续足够的时间以去除第一光刻胶125，诸如介于约1s和约100s之间，诸如约15秒。
一旦主灰化步骤已经去除第一光刻胶125，可以实施净化步骤。在实施例中，可以关闭60MHz处的功率并且将蚀刻室204中的压力减小至介于约20mT和约1000mT之间(诸如约50mT)。此外，关闭蚀刻剂(氧气)的流动，并且载气(例如，氩气)的流率设置为介于约50和约1500之间，诸如约1000。净化步骤可以持续介于约1s和约100s之间的时间，诸如约10秒。
通过从第二钝化层119剥离第一光刻胶125并且同时从第一开口302的侧壁去除副产物303，并且通过在单个蚀刻室204内进行所有的蚀刻和灰化步骤，4合1方法将四个先前的机械(例如，用于每个蚀刻、灰化、湿蚀刻和LRM步骤的单独的机械)结合成具有低成本所有权的单个蚀刻机械，其实施蚀刻步骤、LRM步骤和灰化步骤可以实现快速吞吐量。这种方法使用单个机械代替多个机械，可以消除对湿清洗工艺的需要，并且也消除了将干蚀刻控制为灰化并且将灰化控制为湿蚀刻Q次的需要。
此外，通过使用此处描述的灰化工艺305，可以有效地去除副产物303，有助于防止聚合物剥落问题而没有负面地影响第二钝化层119的性质。这种问题可能导致有缺陷的器件并且减小了制造工艺的整体良率。因此，通过减小可能出现的缺陷和剥落，可以在没有改变第二钝化层119的厚度或第一导电连接件117的组分的情况下获得更好的KLA和WAT以及可靠性能。
一旦已经去除第一光刻胶125，可以实施额外的工艺以有助于完成半导体器件100。在一个实施例中，可以形成与第一导电连接件117物理或电连接的凸块下金属层(未在图3B中单独示出)和诸如焊料球或铜柱的第一外部连接件(也未在图3B中单独示出)以提供至半导体器件100的外部接触件。
图4示出了可以用于一些实施例的鳍式场效应晶体管(FinFET)30的三维视图。FinFET 30包括衬底32上的鳍36。衬底32包括隔离区域34，并且鳍36突出于隔离区域34之上并且从相邻的隔离区域34之间突出。栅极电介质38沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区域42和44设置在鳍36的关于栅极电介质38和栅电极40的相对侧中。图4进一步示出了在之后的图中使用的参考截面。截面A-A穿过FinFET 30的沟道、栅极电介质38和栅电极40。截面B/C-B/C垂直于截面A-A并且沿着鳍36的纵轴并且在例如源极/漏极区42和44之间的电流方向上。为了清楚的目的，随后附图涉及这些参考截面。
此处讨论的一些实施例在使用后栅极工艺形成的FinFET的上下文中讨论。在其他实施例中，可以使用先栅极工艺。同样，一些实施例考虑了用于诸如平面FET的平面器件的方面。
图14A至图18C是使用第二钝化层119的FinFET的制造中的中间阶段的截面图。除了多个FinFET之外，图14A至图18C示出了图4中示出的参考截面A-A。在图10A至图18C中，沿着类似的截面A-A示出以“A”符号结尾的图；沿着类似的截面B/C-B/C并且在衬底上的第一区中示出以“B”符号结尾的图；且沿着类似的截面B/C-B/C并且在衬底上的第二区中示出以“C”符号结尾的图。
图5示出了衬底50。衬底50可以是掺杂的(例如，具有p-型或n-型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。一般地，SOI衬底包括在绝缘层上形成的半导体材料的层。例如，该绝缘层可为埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
衬底50具有第一区域50B和第二区域50C。第一区域50B(其对应于随后以“B”结尾的图)可用于形成诸如NMOS晶体管的n-型器件，诸如n-型FinFET。第二区域50C(其对应于随后以“C”结尾的图)可用于形成诸如PMOS晶体管的p-型器件，诸如p-型FinFET。
图6和图7示出了鳍52以及相邻的鳍52之间的隔离区域54的形成。在图6中，在衬底50中形成鳍52。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。该蚀刻可以是各向异性的。
在图7中，在相邻的鳍52之间形成绝缘材料54以形成隔离区域54。绝缘材料54可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受工艺形成的其他绝缘材料。一旦形成绝缘材料，可以实施退火工艺。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。可以将绝缘材料54称为隔离区域54。进一步在图7中，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料54并且形成共面的隔离区域54的顶面和鳍52的顶面。
图8示出了隔离区域54的凹进以形成浅沟槽隔离(STI)区域54。使隔离区域54凹进，从而使得第一区域50B中和第二区域50C中的鳍56从相邻的隔离区域54之间突出。此外，隔离区域54的顶面可以具有平坦的表面(如示出的)、凸面、凹面(诸如凹陷的)或它们的组合。可以通过适当的蚀刻将隔离区域54的顶面形成为平坦、凸面和/或凹面。可以使用可接受的蚀刻工艺使隔离区域54凹进，诸如对隔离区域54的材料有选择性的蚀刻工艺。例如，可以使用采用蚀刻或应用材料公司SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。
本领域中的普通技术人员将容易理解，关于图6至图8描述的工艺仅仅是如何可以形成鳍56的一个实例。在其他实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以使介电层凹进从而使得同质外延结构从介电层突出以形成鳍。仍在其他实施例中，异质外延结构可以用于鳍。例如，可以使图7中的鳍52凹进，并且与鳍52不同的材料可以在它们的位置外延生长。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构；并且可以使介电层凹进从而使得异质外延结构从介电层突出以形成鳍56。在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料，这可以避免之前和之后的注入，但是原位和注入掺杂可以一起使用。此外，在NMOS区中外延生长与PMOS区中的材料不同的材料可能是有利的。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其中x可以介于约0和100之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可使用的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图8中，可以在鳍56、鳍52和/或衬底50中形成适当的阱。例如，可以在第一区域50B中形成P阱，并且可以在第二区域50C中形成N阱。
可以使用光刻胶或其他掩模(未示出)实现用于不同区域50B和50C的不同注入步骤。例如，在第一区域50B中的鳍56和隔离区域54上方形成光刻胶。图案化光刻胶以暴露诸如PMOS区域的衬底50的第二区域50C。可以通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就可以在第二区域50C中实施n-型杂质注入，并且光刻胶可以用作掩模以基本防止n-型杂质注入至第一区域50B中，诸如NMOS区域。n-型杂质可以是注入至第二区域的浓度等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的磷、砷等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在第二区域50C的注入之后，在第二区域50C中的鳍56和隔离区域54上方形成光刻胶。图案化光刻胶以暴露衬底50的第一区域50B，诸如NMOS区域。可以通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，就可以在第一区域50B中实施p-型杂质注入，并且该光刻胶可以用作掩模以基本防止p-型杂质注入至第二区域中，诸如PMOS区域。p-型杂质可以是注入至第一区域的浓度等于或小于1018cm-3(诸如在从约1017cm-3至约1018cm-3的范围内)的硼、BF2等。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在第一区域50B和第二区域50C的注入之后，可以实施退火以激活被注入的p-型和n-型杂质。该注入可以在例如NMOS区域的第一区域50B中形成p-阱，并且在例如PMOS区域的第二区域50C中形成n-阱。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图9中，在鳍56上形成伪介电层58。例如，伪介电层58可以是氧化硅、氮化硅或它们的组合等，并且可根据可接受的技术沉积或热生长。在伪介电层58上方形成伪栅极层60，并且在伪栅极层60上方形成掩模层62。伪栅极层60可以沉积在伪介电层58上方并且之后诸如通过CMP平坦化。掩模层62可以沉积在伪栅极层60上方。例如，伪栅极层60可以由多晶硅制成，但是也可以使用对隔离区域54的蚀刻具有高蚀刻选择性的其它材料。例如，掩模层62可以包括氮化硅等。在这个实例中，单个伪栅极层60和单个掩模层62形成为横跨第一区域50B和第二区域50C。在其他实施例中，可以在第一区域50B和第二区域50C中形成单独的伪栅极层，并且可以在第一区域50B和第二区域50C中形成单独的掩模层。
在图10A、图10B和图10C中，可以使用可接受的光刻和蚀刻技术图案化掩模层62以形成第一区域50B中的掩模72(如图10B示出的)和第二区域50C中的掩模78(如图10C示出的)。之后，可以通过可接受的蚀刻技术将掩模72和78的图案转移至伪栅极层60和伪介电层58以形成第一区域50B中的伪栅极70和第二区域50C中的伪栅极76。伪栅极70和76覆盖鳍56的相应的沟道区域。伪栅极70和76也可以具有垂直于相应的外延鳍的纵向方向的纵向方向。
在图11A、图11B和图11C中，可在相应的伪栅极70和76和/或鳍56的暴露的表面上形成栅极密封间隔件80。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件80。
在栅极密封间隔件80的形成之后，可以实施用于轻掺杂的源极/漏极(LDD)区域的注入。与以上所讨论的注入类似，可以在例如NMOS区域的第一区域50B上方形成诸如光刻胶的掩模，同时暴露例如PMOS区域的第二区域50C，并且p-型杂质可以注入至第二区域50C中暴露的鳍56。之后，可以去除掩模。随后，可以在第二区域50C上方形成诸如光刻胶的掩模，同时暴露第一区域50B，并且n-型杂质可以注入至第一区域50B中暴露的鳍56。之后，可以去除掩模。n-型杂质可以是先前讨论的任何n-型杂质，并且p-型杂质可以是先前讨论的任何p-型杂质。轻掺杂的源极/漏极区可以具有从约1015cm-3至约1016cm-3的杂质的浓度。退火可以用于激活注入的杂质。
此外，在图11A、图11B和图11C中，在鳍56中形成外延源极/漏极区域82和84。在第一区域50B中，在鳍56中形成外延源极/漏极区域82，从而使得每个伪栅极70均设置在相应的相邻的一对外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可以延伸至鳍52中。在第二区域50C中，在鳍56中形成外延源极/漏极区域84，从而使得每个伪栅极76均设置在相应的相邻的一对外延源极/漏极区域84之间。在一些实施例中，外延源极/漏极区域84可以延伸至鳍52中。
可以通过掩蔽例如PMOS区域的第二区域50C形成例如NMOS区域的第一区域50B中的外延源极/漏极区域82，并且在第一区域50B中共形沉积伪间隔件层，随后各向异性蚀刻以沿着第一区域50B中的伪栅极70和/或栅极密封间隔件80的侧壁形成伪栅极间隔件(未示出)。之后，蚀刻第一区域50B中的外延鳍的源极/漏极区域以形成凹槽。在凹槽中外延生长第一区域50B中的外延源极/漏极区域82。外延源极/漏极区域82可以包括诸如适合于n-型FinFET的任何可接受的材料。例如，如果鳍56是硅，则外延源极/漏极区域82可以包括硅、SiC、SiCP、SiP等。外延源极/漏极区域82可以具有从鳍56的相应的表面凸起的表面并且可具有小平面。随后，例如，通过蚀刻去除第一区域50B中的伪栅极间隔件，同样去除了第二区域50C中的掩模。
可以通过掩蔽例如NMOS区域的第一区域50B在例如PMOS区域的第二区域50C中形成外延源极/漏极区域84，并且在第二区域50C中共形沉积伪间隔件层，随后各向异性蚀刻以沿着第二区域50C中的伪栅极76和/或栅极密封间隔件80的侧壁形成伪栅极间隔件(未示出)。之后，蚀刻第二区域50C中的外延鳍的源极/漏极区域以形成凹槽。在凹槽中外延生长第二区域50C中的外延源极/漏极区域84。外延源极/漏极区域84可以包括诸如适合于p-型FinFET的任何可接受的材料。例如，如果鳍56是硅，则外延源极/漏极区域84可以包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域84可以具有从鳍56的相应的表面凸起的表面并且可以具有小平面。随后，例如，通过蚀刻去除第二区域50C中的伪栅极间隔件，同样去除了第一区域50B中的掩模。
在图12A、图12B和图12C中，沿着伪栅极70和76的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形沉积材料和随后的各向异性蚀刻材料形成栅极间隔件86。栅极间隔件86的材料可以是氮化硅、SiCN、它们的组合等。
与先前讨论的用于形成轻掺杂的源极/漏极区域的工艺类似，外延源极/漏极区域82和84和/或外延鳍可以注入掺杂剂以形成源极/漏极区域，随后退火。源极/漏极区域域可以具有在从约1019cm-3至约1021cm-3的范围内的杂质浓度。用于例如NMOS区域的第一区域50B中的源极/漏极区域的n-型杂质可以是先前讨论的任何n-型杂质，并且用于例如PMOS区域的第二区域50C中的源极/漏极区域的p-型杂质可以是先前讨论的任何p-型杂质。在其他实施例中，可以在生长期间原位掺杂外延源极/漏极区域82和84。
在图13A、图13B和图13C中，在图12A、图12B和图12C示出的结构上方沉积ILD 88。在实施例中，ILD 88是通过可流动CVD形成的可流动膜。在一些实施例中，ILD 88由诸如磷-硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过诸如CVD或PECVD的任何合适的方法沉积。
在图14A、图14B和图14C中，可以实施诸如CMP的平坦化工艺以使ILD 88的顶面与伪栅极70和76的顶面齐平。CMP也可以去除伪栅极70和76上的掩模72和78。因此，通过ILD88暴露了伪栅极70和76的顶面。
在图15A、图15B和图15C中，在蚀刻步骤中去除伪栅极70和76、栅极密封间隔件80以及伪栅极介电层58的直接位于伪栅极70和76下面的部分，从而形成凹槽90。每个凹槽90均暴露了相应的鳍56的沟道区域。每个沟道区域均设置在相邻的一对外延源极/漏极区域82和84之间。在去除期间，当蚀刻伪栅极70和76时，伪介电层58可以用作蚀刻停止层。之后，在去除伪栅极70和76之后，可以去除伪介电层58和栅极密封间隔件80。
在图16A、图16B和图16C中，形成栅极介电层92和96以及栅电极94和98以用于置换栅极。在凹槽90中共形地沉积栅极介电层92和96，诸如在鳍56的顶面和侧壁上以及在栅极间隔件86的侧壁上，以及在ILD 88的顶面上。根据一些实施例，栅极介电层92和96包括氧化硅、氮化硅或它们的多层。在其他实施例中，栅极介电层92和96包括高k介电材料，并且在这些实施例中，栅极介电层92和96可具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层92和96的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
下一步，分别在栅极介电层92和96上方沉积栅电极94和98，并且填充凹槽90的剩余部分。栅电极94和98可以由含金属材料制成，诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。在填充栅电极94和98之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层92和96以及栅电极94和98的材料的过量部分，该过量部分位于ILD 88的顶面上方。因此，栅电极94和98以及栅极介电层92和96的材料的最终的剩余部分形成最终的FinFET的置换栅极。
栅极介电层92和96的形成可以同时发生，从而使得栅极介电层92和96由相同材料制成，并且栅电极94和98的形成可以同时发生，从而使得栅电极94和98由相同材料制成。然而，在其他实施例中，可以通过不同工艺形成栅极介电层92和96，从而使得栅极介电层92和96可以由不同材料制成，并且可以通过不同工艺形成栅电极94和98，从而使得栅电极94和98可以由不同材料制成。当使用不同工艺时，各个掩蔽步骤可以用于掩蔽和暴露适当的区域。
在图17A、图17B和图17C中，ILD 99沉积在ILD 88上方。在图17A、图17B和图17C中进一步示出，接触件102和104形成为穿过ILD 99和ILD 88，并且接触件106和108形成为穿过ILD 99。在实施例中，ILD 99是由可流动CVD方法形成的可流动膜。在一些实施例中，ILD99由诸如PSG、BSG、BPSG、USG等的介电材料形成并且可以通过诸如CVD和PECVD的任何合适的方法沉积。用于接触件102和104的开口形成为穿过ILD 88和99。用于接触件106和108的开口形成为穿过ILD 99。所有这些开口可以在形同工艺或单独工艺中同时形成。可以使用可接受的光刻和蚀刻技术形成开口。可以在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以包括铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 99的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成接触件102和104。可以实施退火工艺以分别在外延源极/漏极区域82和接触件102以及外延源极/漏极区域84和接触件104之间的界面处形成硅化物。接触件102物理和电连接至外延源极/漏极区域82，接触件104物理和电连接至外延源极/漏极区域84，接触件106物理和电连接至栅电极94，以及接触件108物理和电连接至栅电极98。
在图18A、18B和18C中，在ILD 99上方形成第一钝化层113和第二钝化层119。一旦已经形成第一钝化层113和第二钝化层119，可以参照图1至图3B的以上描述图案化第二钝化层119，以有助于去除副产物303并且避免高效工艺中与副产物303相关的缺陷。
根据实施例，提供了制造半导体器件的方法，该方法包括在半导体衬底上方形成介电层并且图案化位于介电层上方的光刻胶。将半导体衬底和光刻胶放置到蚀刻室，并且使用蚀刻工艺将光刻胶的图案转移至介电层。在从蚀刻室去除光刻胶之前，去除光刻胶。
在上述方法中，其中，去除所述光刻胶包括将所述光刻胶暴露于氧气。
在上述方法中，其中，所述半导体衬底包括半导体鳍。
在上述方法中，其中，所述蚀刻工艺进一步包括：主蚀刻工艺；以及过蚀刻工艺。
在上述方法中，其中，所述介电层进一步包括：第一介电材料；以及第二介电材料，位于所述第一介电材料上方，其中，所述第二介电材料与所述第一介电材料不同。
在上述方法中，其中，所述介电层进一步包括：第一介电材料；以及第二介电材料，位于所述第一介电材料上方，其中，所述第二介电材料与所述第一介电材料不同，所述第一介电材料是未掺杂的硅酸盐玻璃并且所述第二介电材料是氮化硅。
在上述方法中，其中，所述介电层进一步包括：第一介电材料；以及第二介电材料，位于所述第一介电材料上方，其中，所述第二介电材料与所述第一介电材料不同，所述介电层位于第一钝化层上方。
根据另一实施例，提供了制造半导体器件的方法，该方法包括将光刻胶沉积在衬底上方的介电材料上并且图案化光刻胶。穿过光刻胶蚀刻介电材料，其中，蚀刻介电材料使用来自第一氧源的氧气作为至少一种反应物。在蚀刻介电材料之后，去除光刻胶，其中，去除光刻胶使用来自第一氧源的氧气。
在上述方法中，其中，在相同的蚀刻室中实施所述介电材料的蚀刻和所述光刻胶的去除。
在上述方法中，其中，蚀刻所述介电材料蚀刻氮化硅层和未掺杂的氧化硅层。
在上述方法中，其中，蚀刻所述介电材料进一步包括蚀刻所述介电材料和导电区域之间的覆盖层。
在上述方法中，其中，将所述光刻胶沉积至所述衬底上方的所述介电材料上为在FinFET器件上方沉积所述光刻胶。
在上述方法中，其中，去除所述光刻胶仅使用氧气以去除所述光刻胶。
在上述方法中，其中，去除所述光刻胶仅使用氧气以去除所述光刻胶，以小于1000sccm的流率的氧气实施所述光刻胶的去除。
根据又另一实施例，提供了制造半导体器件的方法，该方法包括图案化光刻胶以暴露介电材料并且形成图案化的光刻胶。穿过图案化的光刻胶干蚀刻介电材料，并且直接在干蚀刻介电材料之后，实施衬垫去除工艺。直接在衬垫去除工艺之后，灰化光刻胶，其中，干蚀刻、衬垫去除工艺和灰化均在单个蚀刻室内实施。
在上述方法中，其中，所述介电材料位于FinFET器件上方。
在上述方法中，其中，灰化所述光刻胶包括将所述光刻胶暴露于氧气而没有暴露于其它蚀刻剂。
在上述方法中，其中，灰化所述光刻胶包括将所述光刻胶暴露于氧气而没有暴露于其它蚀刻剂，所述氧气以小于1000sccm的流率流入所述单个蚀刻室。
在上述方法中，其中，灰化所述光刻胶包括将所述光刻胶暴露于氧气和氮气。
在上述方法中，其中，灰化所述光刻胶包括将所述光刻胶暴露于氧气和氮气，灰化所述光刻胶进一步包括将所述光刻胶暴露于所述氧气和氮气的同时暴露于氩气。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上方形成介电层；
图案化位于所述介电层上方的光刻胶；
将所述半导体衬底和所述光刻胶放置到蚀刻室；
使用蚀刻工艺将所述光刻胶的图案转移至所述介电层；以及
在从所述蚀刻室去除所述光刻胶之前去除所述光刻胶。
2.根据权利要求1所述的方法，其中，去除所述光刻胶包括将所述光刻胶暴露于氧气。
3.根据权利要求1所述的方法，其中，所述半导体衬底包括半导体鳍。
4.根据权利要求1所述的方法，其中，所述蚀刻工艺进一步包括：
主蚀刻工艺；以及
过蚀刻工艺。
5.根据权利要求1所述的方法，其中，所述介电层进一步包括：
第一介电材料；以及
第二介电材料，位于所述第一介电材料上方，其中，所述第二介电材料与所述第一介电材料不同。
6.根据权利要求5所述的方法，其中，所述第一介电材料是未掺杂的硅酸盐玻璃并且所述第二介电材料是氮化硅。
7.根据权利要求5所述的方法，其中，所述介电层位于第一钝化层上方。
8.一种制造半导体器件的方法，所述方法包括：
将光刻胶沉积在衬底上方的介电材料上；
图案化所述光刻胶；
穿过所述光刻胶蚀刻所述介电材料，其中，蚀刻所述介电材料使用来自第一氧源的氧气作为至少一种反应物；以及
在蚀刻所述介电材料之后，去除所述光刻胶，其中，去除所述光刻胶使用来自所述第一氧源的氧气。
9.根据权利要求8所述的方法，其中，在相同的蚀刻室中实施所述介电材料的蚀刻和所述光刻胶的去除。
10.一种制造半导体器件的方法，所述方法包括：
图案化光刻胶以暴露介电材料并且形成图案化的光刻胶；
穿过所述图案化的光刻胶干蚀刻所述介电材料；
直接在干蚀刻所述介电材料之后，实施衬垫去除工艺；以及
直接在所述衬垫去除工艺之后，灰化所述光刻胶，其中，所述干蚀刻、所述衬垫去除工艺和所述灰化均在单个蚀刻室内实施。
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