TW202236386A - 半導體元件的製造方法 - Google Patents

半導體元件的製造方法 Download PDF

Info

Publication number
TW202236386A
TW202236386A TW110123645A TW110123645A TW202236386A TW 202236386 A TW202236386 A TW 202236386A TW 110123645 A TW110123645 A TW 110123645A TW 110123645 A TW110123645 A TW 110123645A TW 202236386 A TW202236386 A TW 202236386A
Authority
TW
Taiwan
Prior art keywords
plasma
layer
source
precursor
contact
Prior art date
Application number
TW110123645A
Other languages
English (en)
Other versions
TWI825439B (zh
Inventor
王柏荃
洪嘉陽
潘昇良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202236386A publication Critical patent/TW202236386A/zh
Application granted granted Critical
Publication of TWI825439B publication Critical patent/TWI825439B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一種半導體元件以及其製造方法，其使用遠程電漿製程，遠程電漿製程減少或消除材料偏析。藉由減少材料偏析，可在更平滑的界面上沉積導電材料。藉由在更平滑的界面上進行沉積，可避免沉積材料的總損耗，進而提高總良率。

Description

半導體元件及方法
無
半導體元件應用於各種電子應用，例如個人電腦、行動電話、數位相機及其他電子設備。通常藉由在半導體基板上方依序地沉積絕緣或介電材料層、導電材料層及半導體材料層並使用微影技術圖案化各個材料層以在其上形成電路組件及元件來製造半導體元件。
半導體產業藉由持續減小最小特徵尺寸來提高各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度，持續減小最小特徵尺寸允許將更多的組件整合於給定區域中。然而，隨著最小特徵尺寸的減小，應解決額外產生的問題。
無
以下揭示案提供用於實現本揭露不同特徵的許多不同的實施例或實例。為簡化本揭露，下文描述部件和配置的特定實例。當然，此等僅為實例，不意欲具有限制性。舉例而言，在下文的描述中，在第二特徵上方或其上形成第一特徵可包括第一及第二特徵直接相接觸而形成的實施例，亦可包括第一及第二特徵之間形成額外特徵而使得第一及第二特徵並非直接相接觸的實施例。此外，本揭露可在各個實例中重複元件符號及/或字母。這種重複是出於簡潔和清晰的目的，且本身並未規定所討論的各個實施例及/或設置之間的關係。
另外，為便於描述，本文可使用諸如「下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對性術語，以表述如圖中所示的一元件或特徵與另一或另一些元件或特徵的關係。除圖中所描繪的定向外，空間相對性術語意欲涵蓋使用中或運行中之元件的不同定向。設備可按其他方式定向（旋轉90度或其他定向），因此可同樣地解讀本文中使用的空間相對性描述詞。
現將參考特定實施例描述實施例，特定實施例使用非偏析製程來製備源極/汲極觸點，以用於5nm製程節點、3nm製程節點及其他製程節點中的進一步連接。然而，所描述的實施例意欲為說明性的且不具有限制性，基於本文提出的構想可應用於多種實施例中。
現參考第1圖，繪示了諸如鰭式場效電晶體(fin field-effect transistor，finFET)元件的半導體元件100的透視圖。在一些實施例中，半導體元件100包含基板101，且第一溝槽103形成於其中。基板101可為矽基板，但亦可使用其他基板，例如絕緣體上半導體(semiconductor-on-insulator，SOI)、應變絕緣體上半導體及絕緣體上矽鍺。基板101可為p型半導體，但在其他實施例中，其可為n型半導體。
可在最終形成第一隔離區域105的初始步驟中形成第一溝槽103。可使用遮罩層（未在第1圖中單獨繪示）及合適的蝕刻製程來形成第一溝槽103。舉例而言，遮罩層可為硬遮罩，其包含經由諸如化學氣相沉積(chemical vapor deposition，CVD)的製程形成的氮化矽，但亦可使用其他材料，例如氧化物、氮氧化物、碳化矽、其組合或類似者，亦可使用其他製程，例如電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)或甚至在形成氧化矽之後進行氮化。遮罩層經形成後，即可經由合適的微影製程圖案化遮罩層，以暴露將被移除以形成第一溝槽103之部分的基板101。
然而，本領域中具有通常知識者應瞭解，上文描述的形成遮罩層的製程及材料並非用於在暴露將被移除以形成第一溝槽103之部分的基板101時保護基板101之其他部分的唯一方法。可使用諸如圖案化或顯影光阻的任何合適的製程，來暴露將被移除以形成第一溝槽103之部分的基板101。本實施例的範疇完全意欲包括所有此等方法。
遮罩層經形成及圖案化後，第一溝槽103即形成於基板101中。可經由諸如反應離子蝕刻(reactive ion etching，RIE)的合適的製程移除所暴露的基板101，從而在基板101中形成第一溝槽103，但亦可使用任何合適的製程。在一些實施例中，可自基板101的表面形成第一溝槽103，其具有小於約5,000Å（例如約2,500Å）的第一深度。
然而，本領域中具有通常知識者應瞭解，上文所描述的形成第一溝槽103的製程僅為一種可能的製程，不意欲為唯一的實施例。而可使用形成第一溝槽103的任何合適的製程，且可使用包括任何數量的遮罩及移除步驟的任何合適的製程。
除了形成第一溝槽103以外，遮罩及蝕刻製程額外自基板101未被移除的部分形成鰭片107。為方便起見，圖中用虛線表示鰭片107與基板101分隔，雖然可存在或不存在實體的分隔。如下文所討論，可使用此等鰭片107形成多個閘極鰭式場效電晶體的通道區域。雖然第1圖僅繪示自基板101形成的兩個鰭片107，但可使用任何數量的鰭片107。
鰭片107可形成以使其在基板101的表面處具有約5nm至約80nm之間（例如約30nm）的寬度。另外，鰭片107可相互間隔約10nm至約100nm之間（例如約50nm）的距離。藉由以此方式將鰭片107間隔開來，每一個鰭片107可形成單獨的通道區域，同時仍相互足夠靠近以共享共同的閘極（下文將進一步討論）。
在形成第一溝槽103及鰭片107後，即可用介電材料填充第一溝槽103，並且在第一溝槽103中凹陷介電材料，以形成第一隔離區域105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似者。可在選擇性清洗且加襯第一溝槽103之後使用化學氣相沉積(CVD)方法（例如高深寬比製程(high aspect ratio process，HARP)）、高密度電漿化學氣相沉積方法或此項技術中已知的任何合適的形成方法形成介電材料。
可藉由將介電材料過量地填充第一溝槽103及基板101並且隨後經由諸如化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、其組合或類似者的合適的製程移除第一溝槽103及鰭片107之外的過量材料而填充第一溝槽103。在一些實施例中，移除製程亦移除位於鰭片107上方的任何介電材料，從而使介電材料的移除讓鰭片107的表面暴露於進一步的處理步驟。
在用介電材料填充第一溝槽103後，即自鰭片107的表面凹陷去除介電材料。可執行凹陷以暴露鰭片107與鰭片107之頂面相鄰的側壁的至少一部分。可使用濕式蝕刻，藉由將鰭片107的頂面浸入諸如氟化氫(HF)的蝕刻劑來凹陷介電材料，亦可使用諸如氫氣(H 2)的其他蝕刻劑，亦可使用其他方法，例如反應離子蝕刻，使用諸如氨/三氟化氫(NH 3/NF 3)的蝕刻劑的乾式蝕刻、化學氧化物移除或乾式化學清洗。可凹陷介電材料使得介電材料與鰭片107的表面間隔約50Å至約500Å之間（例如約400Å）的距離。另外，凹陷亦可移除位於鰭片107上方的任何殘留介電材料，確保鰭片107暴露出來以用於進一步處理。
然而，本領域中具有通常知識者應瞭解，上文所描述的步驟僅為用於填充且凹陷介電材料的總製程流程的一部分。舉例而言，可使用加襯步驟、清洗步驟、退火步驟、間隙填充步驟、其組合及類似者以形成第一溝槽103，並用介電材料填充第一溝槽103。本實施例的範疇完全意欲包括所有可能的製程步驟。
在形成第一隔離區域105之後，虛設閘極介電質109、虛設閘極介電質109上方的虛設閘電極111以及第一隔片113可形成於鰭片107中之每一者上方。在一些實施例中，可藉由熱氧化、化學氣相沉積、濺射或此項技術中已知且用於形成閘極介電質的任何其他方法形成虛設閘極介電質109。根據閘極介電質形成的技術，鰭片107之頂部上之虛設閘極介電質109的厚度可不同於鰭片107之側壁上之閘極介電質的厚度。
虛設閘極介電質109可包含諸如二氧化矽或氮氧化矽的材料，其厚度在約3Å至約100Å之間，例如約10Å。虛設閘極介電質109可由高介電常數（高k）材料（例如相對介電常數大於約5的材料）形成，例如氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鉿(HfO 2)、氮氧化鉿(HfON)、氧化鋯(ZrO 2)或其組合，其具有約0.5Å至約100Å之間（例如約10Å或更小）的等效氧化物厚度。另外，二氧化矽、氮氧化矽及/或高k材料的任何組合亦可用於虛設閘極介電質109。
虛設閘電極111可包含導電材料且可選自包含鎢(W)、鋁(Al)、銅(Cu)、AlCu(銅鋁)鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳 (TaCN)、氮化鉭矽 (TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、其組合或類似者的群組。可藉由化學氣相沉積(CVD)、濺射沉積或此項技術中已知且用於沉積導電材料的其他技術沉積虛設閘電極111。虛設閘電極111的厚度可在約5Å至約200Å的範圍中。虛設閘電極111的頂面可具有非平坦的頂面，且可在虛設閘電極111的圖案化或閘極蝕刻之前經平坦化。在此時可將離子引入至虛設閘電極111中，或不將離子引入至虛設閘電極111中。舉例而言，可藉由離子植入引入離子。
在虛設閘極介電質109及虛設閘電極111形成後，虛設閘極介電質109及虛設閘電極111可經圖案化以在鰭片107上方形成一系列堆疊115。堆疊115界定出位於虛設閘極介電質109下方之鰭片107的每一側上的多個通道區域。可藉由使用例如此項技術中已知的沉積及微影技術在虛設閘電極111上沉積且圖案化閘極遮罩（在第1圖中未單獨繪示）來形成堆疊115。閘極遮罩可包括常用的遮罩及犧牲材料，例如但不限於氧化矽、氮氧化矽、氮氧化矽碳(SiCON)、碳化矽(SiC)、碳氧化矽(SiOC)及/或氮化矽，且可沉積至約5Å至約200Å之間的厚度。可使用乾式蝕刻製程蝕刻虛設閘電極111及虛設閘極介電質109以形成圖案化堆疊115。
在圖案化堆疊115之後，可形成第一隔片113。可在堆疊115的相對側上形成第一隔片113。通常可藉由在先前形成的結構上毯覆沉積隔片層（在第1圖中未單獨繪示）來形成第一隔片113。隔片層可包含氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、碳氧化矽(SiOC)、氧化物及類似者，可使用用於形成此層的方法來形成此隔片層，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積、濺射或此項技術中已知的其他方法。隔片層可包含具有不同蝕刻特性的不同材料，或與第一隔離區域105內的介電材料相同的材料。隨後第一隔片113可經圖案化（例如藉由一或多個蝕刻以將隔片層自結構的水平平面移除）以形成第一隔片113。
在一些實施例中，形成的第一隔片113可具有約5Å至約500Å之間（例如約50Å）的厚度。另外，在形成第一隔片113之後，與一堆疊115相鄰的第一隔片113可和與另一堆疊115相鄰的第一隔片113相隔約5nm至約200nm之間（例如約20nm）的距離。然而，可使用任何合適的厚度及距離。
第2圖繪示由未受堆疊115及第一隔片113保護的該些區域移除鰭片107，以及源極/汲極區域201的再生長。可藉由將堆疊115及第一隔片113作為硬遮罩以進行反應離子蝕刻(RIE)，以由未受堆疊115及第一隔片113保護的該些區域移除鰭片107。然而，可使用任何合適的製程。
在鰭片107的該些部分經移除之後，硬遮罩（未單獨繪示）即經圖案化以覆蓋虛設閘電極111以阻止生長，且源極/汲極區域201可再生長而與鰭片107中之每一者接觸。在一些實施例中，源極/汲極區域201可再生長，在一些實施例中，源極/汲極區域201可再生長以形成壓力源，壓力源可對位於堆疊115下方的鰭片107的通道區域施加壓力。在鰭片107包含矽且鰭式場效電晶體為p型元件的實施例中，可經由選擇性磊晶生長製程以使用材料（例如矽或晶格常數與通道區域不同的矽鍺）來再生長源極/汲極區域201。在其他實施例中，源極/汲極區域201可包含例如是砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、(磷化鎵砷)GaAsP、(氮化鋁鎵)AlGaN、(砷化鋁銦)AlInAs、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷化鎵銦砷(GaInAsP)、其組合或類似者的材料。磊晶生長製程可使用前驅物（例如矽烷、二氯矽烷、鍺烷及類似者），且可持續約5分鐘至約120分鐘之間，例如約30分鐘。
在一些實施例中，形成的源極/汲極區域201具有約5Å至約1000Å之間的厚度，且在第一隔離區域105上方可具有約10Å至約500Å之間（例如約200Å）的高度。在一些實施例中，形成的源極/汲極區域201在第一隔離區域105的上表面上方具有約5nm至約250nm之間的高度，例如約100 nm。然而，可使用任何合適的高度。
在源極/汲極區域201形成後，可經由植入適當的摻雜劑以將摻雜劑植入至源極/汲極區域201中，以補充鰭片107中的摻雜劑。舉例而言，可植入諸如硼、鎵、銦或類似者的p型摻雜劑以形成P型金屬氧化物半導體場效電晶體(PMOS)元件。在另一些實施例中，可植入諸如磷、砷、銻或類似者的n型摻雜劑以形成N型金屬氧化物半導體場效電晶體(NMOS)元件。可將堆疊115及第一隔片113作為遮罩來植入此等摻雜劑。本領域中具有通常知識者應瞭解，可使用許多其他製程、步驟或類似者來植入摻雜劑。舉例而言，本領域中具有通常知識者應瞭解，可使用隔片及襯墊的各種組合以執行多次植入，來形成具有適合特定目的之特定形狀或特性的源極/汲極區域。可使用此等製程中的任一者植入摻雜劑，以上描述不意欲將本揭露限制於上文提出的步驟。
另外，在此時，移除在形成源極/汲極區域201期間覆蓋虛設閘電極111的硬遮罩。在一些實施例中，可例如使用對硬遮罩的材料具有選擇性的乾式或濕式蝕刻製程移除硬遮罩。然而，可使用任何合適的移除製程。
在硬遮罩移除之後，可沉積第一蝕刻阻擋層204（出於清晰性的目的在第2圖中未單獨繪示，但在下文的第3圖中加以繪示）。在一些實施例中，可使用電漿增強化學氣相沉積(PECVD)由氧化矽或氮化矽形成第一蝕刻阻擋層204，但亦可使用其他材料，例如氮氧化矽(SiON)、氮氧化矽碳(SiCON)、(碳化矽)SiC、(碳氧化矽)SiOC、矽碳氮化合物(SiC xN y)、矽氧化合物(SiO x)、其他介電質、其組合或類似者，亦可使用形成第一蝕刻阻擋層204的其他技術，例如低壓化學氣相沉積 (LPCVD)、物理氣相沉積(physical vapor deposition，PVD)或類似者。第一蝕刻阻擋層204可具有約5Å與約500Å之間的厚度。
第2圖亦繪示在堆疊115及源極/汲極區域201上方形成層間介電(ILD)層203（為了更清晰地說明下方的結構，在第2圖中以虛線繪示）。層間介電層203可包含諸如硼磷矽酸鹽玻璃(BPSG)的材料，亦可使用任何合適的介電質。可使用諸如電漿增強化學氣相沉積(PECVD)的製程形成層間介電層203，亦可使用諸如低壓化學氣相沉積 (LPCVD)的其他製程。形成的層間介電層203可具有約100Å至約3,000Å之間的厚度。在ILD層203形成之後，即使用諸如化學機械研磨製程的平坦化製程將ILD層203與第一隔片113平坦化，亦可使用任何合適的製程。
第3圖繪示第2圖的結構沿線3-3’截取的橫截面圖，同時亦繪示第2圖中未繪示的其他結構，且亦繪示在形成層間介電層203之後，可移除且更換虛設閘電極111及虛設閘極介電質109的材料以形成閘極堆疊205。在一些實施例中，可使用例如是乾式或濕式蝕刻製程移除虛設閘電極111及視需求移除虛設閘極介電質109，乾式或濕式蝕刻製程使用對虛設閘電極111的材料具有選擇性的蝕刻劑。然而，可使用任何合適的移除製程。
在移除虛設閘電極111之後，可再填充留下的開口以形成閘極堆疊205。在特定實施例中，閘極堆疊205包含第一介電材料、第一金屬材料、第二金屬材料及第三金屬材料。在一些實施例中，第一介電材料為高k材料，例如二氧化鉿(HfO 2)、矽氧化鉿(HfSiO)、氮氧矽化鉿(HfSiON)、鉭氧化鉿(HfTaO)、(鈦氧化鉿(HfTiO)、鋯氧化鉿(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、五氧化二鉭(Ta 2O 5)、其組合或類似者，經由諸如原子層沉積、化學氣相沉積或類似者的製程沉積此第一介電材料。第一介電材料可沉積至約5 Å至約200Å之間的厚度，但亦可使用任何合適的材料及厚度。
第一金屬材料可形成為與第一介電材料相鄰，且可由金屬材料形成，例如鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳 (TaCN)、氮化鉭矽 (TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、其組合或類似者。可使用諸如原子層沉積、化學氣相沉積、濺射或類似者的沉積製程將第一金屬材料沉積至約5Å至約200Å之間的厚度，但亦可使用任何合適的沉積製程或厚度。
第二金屬材料可形成為與第一金屬材料相鄰，在特定實施例中，第二金屬材料可類似於第一金屬材料。舉例而言，第二金屬材料可由金屬材料形成，例如鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳 (TaCN)、氮化鉭矽 (TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、其組合或類似者。另外，可使用諸如原子層沉積、化學氣相沉積、濺射或類似者的沉積製程將第二金屬材料沉積至約5Å至約200Å之間的厚度，但亦可使用任何合適的沉積製程或厚度。
第三金屬材料填充在移除虛設閘電極111之後留下的開口的剩餘部分。在一些實施例中，第三金屬材料可為金屬材料，例如鎢(W)、鋁(Al)、銅(Cu)、AlCu(銅鋁)鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳 (TaCN)、氮化鉭矽 (TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、其組合或類似者，可使用諸如原子層沉積、化學氣相沉積、濺射或類似者的沉積製程沉積第三金屬材料，以填充及/或過量地填充在移除虛設閘電極111之後留下的開口。在特定實施例中，第三金屬材料可沉積至約5Å至約500Å之間的厚度，但亦可使用任何合適的材料、沉積製程及厚度。
在移除虛設閘電極111之後留下的開口經填充後，可平坦化材料，以便移除在移除虛設閘電極111之後留下之開口外的任何材料。在特定實施例中，可使用諸如化學機械研磨的平坦化製程執行移除。然而，可使用任何合適的平坦化及移除製程。
視情況，在形成及平坦化閘極堆疊205的材料之後，可凹陷閘極堆疊205的材料且用導電覆蓋層301及介電覆蓋層303覆蓋閘極堆疊205。在一些實施例中，可使用例如是乾式或濕式蝕刻製程凹陷閘極堆疊205的材料，乾式或濕式蝕刻製程使用對閘極堆疊205的材料具有選擇性的蝕刻劑。在一些實施例中，閘極堆疊205的材料可凹陷約5nm至約150nm之間（例如約120nm）的距離。然而，可使用任何合適的製程及距離。
閘極堆疊205的材料在經凹陷後，可使用選擇性沉積製程將導電覆蓋層301沉積於閘極堆疊205的材料上的凹部內。在一些實施例中，選擇性沉積製程為無氟鎢沉積製程，因此導電覆蓋層301可為無氟的。在一些實施例中，選擇性沉積製程（無氟鎢沉積製程）為使用氫氣(H 2)前驅物及氯化鎢前驅物的原子層沉積(atomic layer deposition,ALD)製程。在其他實施例中，選擇性沉積製程為化學氣相沉積(CVD)製程，例如使用氯化鎢前驅物的有機金屬化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)製程。氯化鎢前驅物可為五氯化鎢、六氯化鎢、其他氯化鎢或其組合。在一些實施例中，導電覆蓋層301形成至2.5nm至3.3nm之間的高度。然而，可使用任何合適的尺寸。
可沉積介電覆蓋層303，並將其與第一隔片113平坦化。在一些實施例中，介電覆蓋層303為諸如氮化矽(SiN)、氮氧化矽(SiON)、氮氧化矽碳(SiCON)、碳化矽(SiC)、碳氧化矽(SiOC)、其組合或類似者的材料，使用諸如原子層沉積、化學氣相沉積、濺射或類似者的沉積製程沉積材料。介電覆蓋層303可沉積至約5Å至約200Å之間的厚度，隨後使用諸如化學機械研磨的平坦化製程平坦化介電覆蓋層，使得介電覆蓋層303與第一隔片113為保持共平面。
介電覆蓋層303經平坦化後，即經由層間介電層203及第一蝕刻阻擋層204形成觸點305，與源極/汲極區域201發生物理及電性的接觸。在一些實施例中，藉由初始地經由層間介電層203及第一蝕刻阻擋層204形成源極/汲極接觸開口來形成觸點305。在一些實施例中，可使用一或多個蝕刻製程，依序地蝕刻穿過層間介電層203及第一蝕刻阻擋層204，從而形成源極/汲極接觸開口。然而，可使用任何合適的一個製程或多個製程形成源極/汲極接觸開口且暴露源極/汲極區域201。
源極/汲極區域201在經暴露之後，即可在源極/汲極區域201上形成可選的矽化物觸點（未單獨繪示）。矽化物觸點可包含鈦、鎳、鈷或鉺，從而減小觸點的蕭基能位障高(Schottky barrier height)。然而，亦可使用其他金屬，例如鉑、鈀及類似者。矽化步驟可藉由毯覆沉積適當的金屬層，且隨後進行退火步驟以使金屬與其下方所暴露的矽反應。隨後，使用例如是選擇性蝕刻製程移除未反應的金屬。矽化物觸點的厚度可在約5nm與約50nm之間。
在矽化物觸點形成之後，即形成觸點305。在一些實施例中，觸點305可為導電材料，例如鈷(Co)、鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、氮化鈦(TiN)、鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、碳化鉭(TaC)、矽化鎳(NiSi)、矽化鈷(CoSi)、其組合或類似者，亦可使用諸如濺射、化學氣相沉積、電鍍、無電電鍍或類似者的沉積製程沉積任何合適的材料以填充及/或過量地填充開口。在經填充或過量填充後，可使用諸如化學機械研磨(CMP)的平坦化製程移除開口之外的任何所沉積的材料。然而，可使用任何合適的材料及形成製程。
第3圖繼續繪示在閘極堆疊205上方形成第二蝕刻阻擋層307。在一些實施例中，可使用電漿增強化學氣相沉積(PECVD)由氮化矽或氧化矽形成第二蝕刻阻擋層307，亦可使用其他材料，例如氮氧化矽(SiON)、氮氧化矽碳(SiCON)、碳化矽(SiC)、(碳氧化矽(SiOC)、矽碳氮化合物(SiC xN y)、矽氧化合物(SiO x)、其他介電質、其組合或類似者，可使用形成第二蝕刻阻擋層307的其他技術，例如低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或類似者。第二蝕刻阻擋層307可具有約5Å至約500Å之間的厚度。
第3圖另外繪示形成第二層間介電層311。第二層間介電層311可包含氧化物材料，例如矽氧化合物(SiO x)、氮氧化矽(SiON)、氮氧化矽碳(SiCON)、碳化矽(SiC)、碳氧化矽(SiOC)、矽碳氮化合物(SiC xN y)，亦可使用任何其他合適的材料，例如硼磷矽酸鹽玻璃(BPSG)或任何其他低k介電層。可使用諸如電漿增強化學氣相沉積(PECVD)的製程形成第二層間介電層311，亦可使用諸如化學氣相沉積(LPCVD)的其他製程。形成的第二層間介電層311可具有約70Å至約3000Å之間（例如約700Å）的厚度。在經形成第二ILD層311後，即可使用諸如化學機械研磨製程的平坦化製程將第二ILD層311平坦化，亦可使用任何合適的製程。
第4圖繪示在第二層間介電層311上方形成光阻，為形成源極/汲極區域201的開口作準備。在一些實施例中，光阻可包含底部抗反射塗層(bottom anti-reflective coating，BARC)401、中間遮罩層403及第一頂部感光層405。底部抗反射塗層401為放置第一頂部感光層405作準備。顧名思義，底部抗反射塗層401的作用是在暴露第一頂部感光層405期間阻止不受控制及非預期之能量（例如，光）反射回覆蓋於上方的第一頂部感光層405，以防止反射光導致第一頂部感光層405中的非預期區域發生反應。另外，可使用底部抗反射塗層401提供平坦的表面，其有助於降低以特定角度衝擊之能量的負面效應。
可在底部抗反射塗層 401上方放置中間遮罩層403。在一些實施例中，中間遮罩層403為硬遮罩材料，例如氮化矽、氧化物、氮氧化物、碳化矽、其組合或類似者。可經由諸如化學氣相沉積(CVD)的製程形成中間遮罩層403的硬遮罩材料，亦可使用其他製程，例如電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、旋轉塗佈或甚至在形成氧化矽之後進行氮化。可使用用於形成或以其他方式放置硬遮罩材料的任何合適的方法或方法的組合，且實施例的範疇完全意欲包括所有此類方法或組合。形成的中間遮罩層403可具有約100Å至約800Å之間（例如約300Å）的厚度。
在一些實施例中，使用例如是旋轉塗佈在中間遮罩層403上方放置第一頂部光阻層405，第一頂部光阻層包括光阻聚合物樹脂以及光阻溶劑中的一或多種光活化化合物(photoactive compounds，PAC)。底部抗反射塗層401、中間遮罩層403及第一頂部感光層405在經放置後，即將第一頂部感光層405暴露於圖案化能源（例如，光）。光活化化合物將吸收圖案化光源，在經暴露之部分的第一頂部感光層405中產生反應物，由此引起後續與光阻聚合物樹脂的反應，光阻聚合物樹脂可經顯影以複製第一頂部感光層405中的圖案化能源。當反應發生後，即顯影第一頂部感光層405，以便在第一頂部感光層405中形成第一開口407。
第5圖繪示第一頂部感光層405中形成第一開口407，隨後將第一頂部感光層405作為遮罩，使用一或多個蝕刻製程使圖案延伸至中間遮罩層403及底部抗反射塗層401中。類似地，中間遮罩層403及底部抗反射塗層401在經圖案化後，即可將中間遮罩層403及底部抗反射塗層401為作遮罩，使第一開口407延伸穿過層間介電層203及第二蝕刻阻擋層307，以暴露觸點305。
在特定實施例中，可使用具有不同蝕刻劑、稀釋劑、其組合或類似者的一系列乾式蝕刻執行延伸。舉例而言，可在執行使用甲烷及氮的組合的蝕刻製程後執行使用氮氣的蝕刻製程，隨後可執行使用四氟化碳(CF 4)、氮、氬之組合的蝕刻製程蝕刻中間遮罩層403。隨後，可執行使用氮氣及氫氣之第一蝕刻，再執行使用硫化羰(COS)、氧氣及氮氣之組合的蝕刻以使圖案延伸穿過底部抗反射塗層401。
BARC層401經蝕刻後，即可使用執行四氟化碳(CF 4)、三氟甲烷(CHF 3)、氮氣及氬氣的蝕刻，隨後再執行使用六氟丁二烯(C 4F 6)、氧氣及氬氣的蝕刻以蝕刻至第一層間介電層203。第一層間介電層203在經蝕刻後，即可使用氧帶(oxygen strip)移除第一頂部感光層405。隨後，可執行使用三氟甲烷(CH 3F)及氫氣之一系列襯墊移除蝕刻，以便將圖案延伸至第二蝕刻阻擋層307。最終，可執行使用氮氣及氫氣的最終蝕刻。
然而，雖然上文描述了極其特定組的蝕刻，但此描述意欲為說明性的，且不意欲具有限制性。而可使用任何合適的蝕刻或蝕刻組合使第一開口407延伸至各個層以暴露觸點305。實施例的範疇完全意欲包括所有此等蝕刻或蝕刻組合。
第6圖繪示在觸點305內形成凹部601。在一些實施例中，可使用諸如濕式蝕刻或乾式蝕刻的蝕刻製程移除觸點305的材料（例如鈷）來形成凹部601，蝕刻製程使用觸點305的材料具有選擇性的蝕刻劑。另外，形成的凹部601可在觸點305中延伸約5nm至約10nm之間的第一距離D1。然而，可使用任何合適的距離及任何合適的凹陷材料的方法。
第6圖亦繪示在凹部601形成之後，可對觸點305的暴露表面執行處理，以便阻止後續沉積的材料沿第一開口407的側壁選擇性生長。在一些實施例中，處理可為氧化處理，其處理側壁，但亦與觸點305的暴露材料反應，以沿凹部601的暴露表面形成諸如氧化物基層的基層603。在一些實施例中，基層603可形成為天然氧化物材料，由此觸點305的暴露材料被有意地或透過暴露於含氧環境氣氛中被氧化以形成氧化物材料。。在暴露的材料被有意地氧化的實施例中，氧化可透過諸如使用氧離子轟擊，並隨後在周圍空氣環境中的灰化製程來發生。。如此一來，沿凹部601的底部形成基層603，且基層603與觸點305相鄰，並可具有約6nm的厚度。
然而，雖然已描述用於在凹部601內形成基層603的多個氧化製程，但此等製程意欲為說明性的，不意欲具有限制性。而可使用任何合適的用於形成基層603的方法。實施例的範疇完全意欲包括所有此等方法。
第7A圖至第7E圖繪示處理製程（在第7A圖中以701的波形線表示），可使用處理製程在不發生材料偏析的情況下部分地或完全移除基層603，且使觸點305準備接收覆蓋於上方的導電觸點801（未在第7A圖至第7E圖中繪示，但在下文參考第8圖時繪示並討論）。第7B圖繪示為開始處理製程701，可將觸點305與基層603（以及剩餘的結構）放置於第一處理系統700內，第一處理系統可例如使用遠程電漿系統作為一部分的處理製程701。
在一些實施例中，第一處理系統700可自第一前驅物輸送系統705接收第一處理前驅物，第一前驅物輸送系統的作用是經由例如是前驅物氣體控制器713向處理腔室703供應所要的前驅物材料。在一些實施例中，第一前驅物輸送系統705可包括氣體供應裝置707及流量控制器709，其中氣體供應裝置707可為諸如氣體儲存槽的容器，容器位於處理腔室703中或遠離處理腔室703。在另一些實施例中，氣體供應裝置707可為一設施，其獨立地準備第一處理前驅物且將其遞送至流量控制器709。可將任何合適的第一處理前驅物源用作氣體供應裝置707，且實施例的範疇完全意欲包括所有此等源。
另外，在以固態或液態儲存第一處理前驅物的實施例中，氣體供應裝置707可儲存載體氣體，且可將載體氣體引入至前驅物罐（未單獨繪示）中，前驅物罐以固態或液態儲存第一處理前驅物。隨後使用載體氣體推動且運載第一處理前驅物，第一處理前驅物蒸發或昇華至前驅物罐的氣體區中，然後送至前驅物氣體控制器713。可使用任何合適的方法或單元組合提供第一處理前驅物，且實施例的範疇完全意欲包括所有此類單元組合。
氣體供應裝置707可向流量控制器709供應所要的第一處理前驅物。可使用流量控制器709控制第一處理前驅物向前驅物氣體控制器713及最終向處理腔室703的流動，由此亦有助於控制處理腔室703內的壓力。流量控制器709可為例如為比例閥、調變閥、針閥、壓力調節器、質量流量控制器、其組合或類似者。然而，可使用任何合適的控制且調節第一處理前驅物向前驅物氣體控制器713的流動的方法，實施例的範疇完全意欲包括所有此類組件及方法。
然而，如一般技術者將瞭解，雖然本文描述的第一前驅物遞送系統705具有特定實施例，但此僅為說明性實例，不以任何方式限制實施例。可使用任何類型的合適的前驅物遞送系統，其可具有任何類型及數量的個別組件。實施例的範疇完全意欲包括所有此類前驅物遞送系統。
第一前驅物遞送系統705可將其前驅物材料供應至前驅物氣體控制器713中，前驅物氣體控制器713可將第一前驅物遞送系統705連接至處理腔室703或使其與處理腔室703隔離，從而以所要的速率將所要的前驅物材料遞送至處理腔室703。前驅物氣體控制器713可包括諸如閥、流量計、感測器及類似者的裝置，以控制第一處理前驅物的遞送速率，且可由自控制單元715接收的指令控制。當由控制單元715接收到指令，前驅物氣體控制器713即可打開或關閉閥，以便將第一前驅物遞送系統705連接至處理腔室703，且經由歧管716將所要的處理引導至電漿塊720。
第7C圖更詳細地繪示第7B圖中的電漿塊720（或電漿產生器）的實施例。在一些實施例中，電漿塊720具有：入口731，其自前驅物氣體控制器713接收第一處理前驅物；及出口733，其經耦接以將第一前驅物電漿721（轉換自第一處理前驅物，未在第7C圖中繪示但在第7B圖中可見）遞送至處理腔室703。第一處理前驅物進入電漿塊720且在包圍電漿塊720一部分的磁芯735之間通過。使用磁芯735使第一處理前驅物721自第一處理前驅物（在離開出口733之前進入電漿塊720）形成。
磁芯735可位於通過電漿塊720從入口731到出口733的流動路徑的一部分周圍。在一些實施例中，磁芯735是變壓器737（在第7C圖中用虛線737說明）的一部分，主線圈739形成變壓器737的另一部分。在一些實施例中，主線圈739可具有約100至約1000之間（例如約600）的繞組。
為了自電漿塊720內的第一處理前驅物產生所要的第一處理電漿721，可對主線圈739施加由控制單元715（見第7B圖）控制的短的高電壓電脈衝。主線圈739中的高電壓電脈衝轉換為磁芯735中的能量脈衝，其使第一處理電漿721在電漿塊720內形成。在一些實施例中，高電壓脈衝可在約10kHz與約30MHz之間，例如約13.56MHz，而溫度在約50℃與約200℃°之間，壓力在約1torr與約20torr之間。
然而，雖然將用磁芯點燃第一處理前驅物描述為與實施例一起使用的一實施方式，但實施例不具有限制性。而可使用任何合適的方法或結構點燃第一處理前驅物以形成第一處理電漿721。舉例而言，在其他實施例中，對耦接至電漿塊720的電極（未繪示）施加高電壓脈衝，或將第一處理前驅物暴露於紫外輻射，紫外輻射可用於點燃第一處理前驅物並形成第一處理電漿721。實施例的範疇完全意欲包括任何合適的點燃第一處理前驅物的方法及任何其他合適的電漿誘導元件。
電漿塊720包含入口731與出口733之間的圓形路徑，第一處理前驅物可在其中移動。在一些實施例中，圓形路徑可具有約100mm與約500mm之間（例如約250mm）的第一長度L1，及約100mm與約500mm之間（例如約250mm）的第一寬度W1。類似地，通過電漿塊的圓形路徑的內部可具有約20mm與約150mm之間（例如約70mm）的第二距離D2。然而，可使用任何其他合適的結構或形狀。
電漿塊720亦包含內殼體741及包圍內殼體741的絕緣體743。可使用絕緣體743電性及熱隔離電漿塊720的內殼體741。在一些實施例中，內殼體741封入且囊裝第一處理前驅物及（在點燃之後之）第一處理電漿721的圓形路徑，從而引導第一處理前驅物及第一處理電漿721通過電漿塊720。
電漿塊720亦可包含感測器745，可使用感測器745量測電漿塊720內的狀態。在一些實施例中，感測器745可為電流探針，作為控制單元715（見第7B圖）的回饋迴路的一部分，電流探針用於量測電漿的電流及功率。另外，感測器745亦可包含光學感測器或任何其他量測裝置，其可用於量測並控制電漿塊720內的電漿產生。
現參考第7B圖，第一處理電漿721產生後，即可將第一處理電漿721引導至處理腔室703中。處理腔室703可接收第一處理電漿721且將第一處理電漿721暴露於觸點705，處理腔室703可為適於分散第一處理電漿721且使第一處理電漿721與觸點305接觸的任何所要的形狀。在第7B圖繪示的實施例中，處理腔室703具有柱狀側壁及底部。然而，處理腔室703不限於柱狀，可使用任何其他合適的形狀，例如空心方管、八角形或類似者。另外，處理腔室703可由殼體719包圍，殼體719由對各個製程材料呈惰性的材料製成。由此，雖然殼體719可為任何合適的能耐受沉積製程所涉及化學物質及壓力的材料，但在一些實施例中，殼體719可為鋼、不鏽鋼、鎳、鋁、此等的合金、其組合及類似者。
在處理腔室703內，可將觸點305放置於安裝平臺722上，以便在處理製程701期間定位且控制觸點305。處理腔室703亦可具有排氣口725，其用於將氣體排出處理腔室703。可將真空泵724連接至處理腔室703的排氣口725，從而有助於抽空廢氣。在控制單元715的控制下，亦可使用真空泵724將處理腔室703內的壓力降低且控制至所要的壓力，且亦可使用此真空泵自處理腔室703抽空前驅物材料。
在特定實施例中，可藉由將第一處理前驅物置於第一前驅物遞送系統705中或具有由第一前驅物遞送系統705形成的第一處理前驅物來開始處理製程701。在實施例中，第一處理前驅物可為減少並移除基層603的前驅物，但前驅物亦將有助於減少及/或防止觸點305的剩餘材料（例如鈷）偏析且導致沿觸點305的表面出現空洞。在特定實施例中，第一處理前驅物可為氫氣(H 2)、氧氣(O 2)、氬氣(Ar)、其組合或類似者。然而，可使用任何合適的前驅物。
另外，在第一處理前驅物為氣體的實施例中，使用稀釋氣體幫助運載第一處理前驅物且亦有助於電漿的點燃。在一些實施例中，稀釋氣體可為諸如氬氣、氮氣、氦氣、其組合或類似者的氣體。可在第一前驅物遞送系統705自身內添加稀釋氣體，或可單獨添加稀釋氣體，隨後將稀釋氣體與歧管716內的第一處理前驅物結合而離開前驅物氣體控制器713。然而，可使用任何合適的稀釋氣體及任何合適的混合方法。
在將第一處理前驅物及稀釋氣體放置於第一前驅物遞送系統705中之後，即可藉由向前驅物氣體控制器713發送指令的控制單元715開始處理製程701，以將第一前驅物遞送系統705連接至歧管716。在一些實施例中，可控制歧管716內的流速，使得第一處理前驅物（例如氫氣）與稀釋氣體（例如氬氣）的流速比在約1:1與約1:2之間。如果稀釋氣體（例如氬氣）的比例高於此量，則第一處理前驅物（例如氫）的離子解離飽和且第一處理前驅物不參與反應。另外，如果稀釋氣體的比例低於此範圍，則稀釋氣體的量不足以幫助第一處理前驅物解離。
當第一處理前驅物位於歧管716內之後，第一處理前驅物則進入電漿塊720。在電漿塊720中，第一處理前驅物及載體氣體將轉變為第一處理電漿721。在經轉變之後，將第一處理電漿721送至處理腔室703中。
在處理製程701期間，可將環境狀態保持於一壓力及溫度，壓力及溫度有助於移除基層603，同時仍減少或阻止觸點305的材料（例如鈷）偏析。舉例而言，在一些實施例中，處理腔室703內的環境狀態可具有約1Torr與約2Torr之間的壓力，其可將處理腔室703保持於約200℃與約300℃之間的溫度。另外，可用約1000W與約2000W之間的功率執行處理製程701約90秒與約180秒之間的時間。然而，可使用任何合適的狀態。
當處於處理腔室703中，第一處理電漿721將開始與基層603反應，且開始移除基層603，第7A圖繪示部分的反應，其中移除基層603的一部分。然而，藉由使用本文討論的製程，部分地移除基層603將不導致觸點305的下方材料（例如鈷）偏析為不同的結晶區域。藉由阻止觸點305的材料偏析或至少最少化此偏析，可實現更平滑且更清潔的觸點305表面。
第7D圖繪示雖然可在任何合適的時間停止第一處理701（例如可在移除基層603的一部分（非全部）後停止第一處理701），但在一些實施例中，第一處理701可繼續直至完全移除基層603。由此，暴露觸點305，且基層603的任何部分都不存在。
第7E圖繪示視情況在此時，在已經執行第一處理701的遠程電漿處理之後，可執行第二電漿處理。在一些實施例中，第二電漿處理可非遠程電漿處理，而是直接在結構上方產生電漿，例如電荷耦合電漿產生的處理。舉例而言，如第7E圖所示，可將觸點305放置於第二處理系統750中，以用於第二電漿處理。
在一些實施例中，第二處理系統750可為與第一處理系統700不同的系統，但仍可具有許多類似的組件，為了清晰性，類似地將相似的組件標為上文參考第一處理系統700所描述的組件。在其他實施例中，第二處理系統750實際上可具有與第一處理系統700相同的實體結構，其中第一處理系統700包含下文描述的所有設備。在這樣的實施例中，未用作第二電漿處理之一部分的設備件，例如電漿塊720，未在圖7E中繪示出，因為它們未在使用中，但可能仍物理地存在。
在一些實施例中，除了上文描述的結構以外，第二處理系統750亦包含用作電漿產生器的上電極751。在一些實施例中，電漿產生器可為變壓器耦合的電漿產生器，例如可為線圈。線圈可附接至第一射頻(radio frequency，RF)產生器753，第一射頻產生器753用於向上電極751提供電源（在控制單元715的控制下），以便例如在引 入第二處理前驅物期間點燃電漿。
然而，雖然上文將上電極751描述為變壓器耦合的電漿產生器，但實施例不意欲限於變壓器耦合的電漿產生器，而是亦可使用任何合適的產生電漿的方法，例如電感耦合電漿系統、電子迴旋共振或類似者。實施例的範疇完全意欲包括所有此等方法。
另外，在此實例中，安裝平臺722可另外包含耦接至第二射頻產生器757的第二電極755。在處理製程期間，可藉由第二射頻產生器757（在控制單元715的控制下）將第二電極755電偏壓為一射頻電壓。藉由電偏壓，使用第二電極755為引入的電漿提供偏壓，且有助於將其點燃為一電漿。另外，亦使用第二電極755在製程期間藉由維持偏壓來維持電漿。
為開始製程，可再次將第一處理前驅物放置於第一前驅物遞送系統705中。在一些實施例中，可單獨使用第一前驅物遞送或將其與上文描述的稀釋氣體一起使用。另外，可將觸點305放置於安裝平臺722上或使其保持於安裝平臺722上，且將第一處理前驅物作為氣體（非電漿）引入至腔室703中。
第一處理前驅物在存在於處理腔室703內之後，控制單元715即執行點燃步驟且藉由將60MHz的射頻功率設定於約100W與200 W之間，將壓力設定於約1torr與約5torr之間，將溫度設定於約90℃與約180℃之間，來將第一處理前驅物（或第一處理前驅物及稀釋氣體的組合）點燃至電漿中。可保持點燃步驟約4s與約30s之間的時間，從而確保點燃電漿。
另外，雖然一些實施例使用單次點燃第一處理前驅物，但其他實施例可使用若干次循環點燃第一處理前驅物。舉例而言，可在第一次點燃第一處理前驅物，隨後使其回到非電漿狀態，隨後再次點燃。可根據需要重複此循環多次，例如重複三次或更多次，例如六個循環。
藉由使用可選的直接轟擊製程，可實現合併的製程，從而實現直接轟擊製程的優勢（例如有助於確保在製程結束時完全移除基層603），同時亦最少化使用直接轟擊製程的時間量。使用的時間越短，出現的損傷越小，由此限制了存在於最終結構中的缺陷量。
第8圖繪示形成導電觸點801（在任一些實施例上，其中完全移除或未完全移除基層603）。導電觸點801可包含導電材料，例如鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化鉭碳 (TaCN)、氮化鉭矽 (TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、其組合或類似者。在一些實施例中，導電觸點801包含鎢。可藉由任何合適的方法形成導電觸點801，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、有機金屬化學氣相沉積(MOCVD)、熱化學氣相沉積、物理氣相沉積(PVD)、原子層沉積(ALD)或類似者。在一些實施例中，可使用熱化學氣相沉積製程執行由下至上的沉積製程。可將六氟化鎢(WF 6)及氫氣(H 2)用作製程氣體而執行由下至上的沉積製程（當要生長鎢時）。然而，可使用任何合適的材料及製程。
可控制導電觸點801的垂直生長以得到在48nm至67nm的範圍中的導電觸點801的高度，這有利於得到具有可兼容後續平坦化的所要高度的導電觸點801。高度小於48nm的導電觸點601可短於後續的平坦化，這可導致後續沉積的介電層覆蓋導電觸點801的頂面且降低效能。高度大於6 nm的導電觸點801可導致在金屬層間介電質(inter-metal dielectric)層的頂面上過度生長，這可導致後續平坦化負擔過重。
在一些實施例中，對導電觸點801的頂表面執行鍺植入製程或鍺離子轟擊，從而幫助強化導電觸點801與周圍層之間的界面。藉由強化界面，可減少後續在平坦化製程（下文進一步描述）期間施加且滲入裂隙中的化學機械研磨(CMP)漿的量。
在執行鍺植入製程後，即可在諸如化學機械研磨的平坦化製程之前在導電觸點801上方形成犧牲層或緩衝層（未單獨繪示）。特定而言，由於形成製程可導致導電觸點801的一些頂面為凹面的而導電觸點801的其他頂面為凸面的，因此後續的化學機械研磨可導致研磨不足或過度研磨的缺陷。由此，可在導電觸點801上形成犧牲層，從而藉由使導電觸點801過載及作為化學機械研磨處理中的停止線來減少研磨不足或過度研磨的缺陷。在一些實施例中，犧牲層包含一或多個鈦(Ti)、氮化鈦(TiN)及鎢層。可使用諸如化學氣相沉積、物理氣相沉積、原子層沉積、其組合或類似者的方法形成鈦(Ti)及氮化鈦(TiN)犧牲層。可使用與導電觸點801類似的方法及材料形成鎢犧牲層。然而，可使用任何合適的方法或材料。
第9圖繪示在此時，可形成穿過第二層間介電層311的可選的額外通孔（第9圖僅繪示了通孔的頂部）。在一些實施例中，可按上文參考導電觸點801所描述的形成通孔，例如藉由在第二層間介電層中形成開口或形成穿過第二層間介電層的開口，隨後用導電材料填充及過量填充開口（將過量填充的部分繪示為上覆導電觸點801）。然而，可使用任何合適的形成額外通孔的方法，且實施例的範疇完全意欲包括所有此類方法或材料。
第10圖繪示在形成額外通孔的材料以填充及/或過量填充穿過第二層間介電層311的開口後，即可使用諸如化學機械研磨(CMP)的平坦化製程移除穿過第二層間介電層311的開口之外的任何沉積材料。然而，可使用任何合適的材料及形成製程。由此，導電觸點801及額外通孔（在第10圖繪示的視圖中不可見）經平坦化以與第二層間介電層311的材料共面。
第11繪示在一些實施例中，可進一步使用平坦化製程或單獨的平坦化製程，以減小第二層間介電層311的高度且移除任何粗糙剖面或其他缺陷。在一些實施例中，第二層間介電層311的高度可減小約52nm的距離，使得第二層間介電層311可具有約10nm與約25nm之間（例如約18nm）的終端高度。然而，可使用任何合適的高度。
第11圖亦繪示在導電觸點801上方形成金屬層間介電質(IMD)層1007以替代在先前平坦化製程中第二層間介電層311失去的高度。可使用與參考第3圖所描述的第二層間介電層311類似的製程及材料形成層間介電層1007。然而，可使用任何合適的製程或材料。
在層間介電層1007形成後，即可使用額外的處理步驟以進一步完成總半導體元件。舉例而言，可製造額外的金屬化層，可沉積且圖案化一或多個鈍化層，可放置外部連接，為電源、接地以及通向、來自主動元件和主動元件與半導體元件內其他元件之間的訊號連接提供路徑。然而，可使用任何其他合適的步驟及/或方法來製造半導體元件。
然而，藉由使用遠程電漿來幫助自觸點305移除基層607，在減少且移除基層607期間，移除製程將具有減少的實體轟擊量。由此，實體損傷將更少，實體損傷會增加觸點305的下方材料的表面粗糙量，並且總體實現了材料偏析量的減少。偏析量減少亦造成沿觸點305表面出現的空洞減少。由於形成較少的空洞，因此觸點305的頂面與上覆導電觸點801的底表面之間的混雜更少，且可實現觸點305與導電觸點801之間更清潔的界面，由此降低導電觸點801的材料損耗（例如降低鎢損耗）且提高總良率。
根據一些實施例，一種製造半導體元件的方法包括：形成源極/汲極區域的觸點，觸點與半導體鰭片相鄰；在觸點上方沉積介電層；使觸點由介電層暴露；將觸點放置於處理腔室中；在處理腔室外產生電漿；將電漿引入至處理腔室；及沉積導電材料，使導電材料與觸點發生物理接觸。在一些實施例中，產生電漿係使用電感耦合電漿。在一些實施例中，產生電漿係使用氫氣作為前驅物。在一些實施例中，在引入電漿期間將處理腔室的壓力保持於約1Torr與約2Torr之間。在一些實施例中，在引入電漿期間將處理腔室的溫度保持於約200℃。在一些實施例中，觸點包含鈷。在一些實施例中，引入電漿係使鈷的偏析不高於50%。
根據另一些實施例，一種製造半導體元件的方法包括：由介電層形成開口以暴露源極/汲極觸點；氧化源極/汲極觸點的一部分以形成基層；使用遠程電漿製程移除基層，遠程電漿製程係使用電感耦合的氫電漿；及在源極/汲極觸點上沉積導電材料。在一些實施例中，遠程電漿製程更使用氬氣電漿。在一些實施例中，移除基層係在約1Torr與約2Torr的壓力下執行。在一些實施例中，移除基層係在約200℃的溫度下執行。在一些實施例中，源極/汲極觸點包含鈷。在一些實施例中，導電材料包含鎢。在一些實施例中，方法更包括將鍺植入於導電材料中。
根據又一些實施例，一種製造半導體元件的方法包括：由介電層中的開口凹陷源極/汲極觸點；由開口氧化源極/汲極觸點的頂面以形成基層；使用氫氣電漿及氬氣電漿移除基層，其中氫氣電漿及氬氣電漿係在遠程電漿單元中產生；及在開口中沉積導電材料。在一些實施例中，源極/汲極觸點包含鈷。在一些實施例中，沉積導電材料係沉積鎢。在一些實施例中，方法更包括將鍺植入於導電材料中。在一些實施例中，方法更包括平坦化導電材料。在一些實施例中，方法更包括在用氫電漿及氬電漿移除基層之後，將源極/汲極觸點暴露於使用電荷耦合電漿產生製程所產生的第二電漿。
上文概述若干實施例的特徵，使得熟習此項技術者可較佳地理解本揭示案的態樣。熟習此項技術者應理解他們可容易地以本揭示案為基礎來設計或修改其他製程或結構，以達到相同的目的及/或獲得本文所介紹的實施例的相同優點。熟習此項技術者亦應認識到此等等效構造不脫離本揭示案的精神及範疇，並且他們可在不脫離本揭示案之精神及範疇的情況下作出各種改變、替換及更改。
3-3':線 100:半導體元件 101:基板 105:第一隔離區域 107:鰭片 109:虛設閘極介電質 111:虛設閘電極 113第一隔片 115:堆疊 201:源極/汲極區域 203:ILD層 204:第一蝕刻阻擋層 205:閘極堆疊 301:導電覆蓋層 303:介電覆蓋層 305:觸點 307:第二蝕刻阻擋層 311:第二ILD層 401:BARC層 403:中間遮罩層 405:第一頂部感光層 407:第一開口 601:凹部 603:基層 700:第一處理系統 701:處理製程 703:處理腔室 705:第一前驅物遞送系統 707:氣體供應裝置 709:流量控制器 713:前驅物氣體控制器 715:控制單元 716:歧管 719:殼體 720:電漿塊 721:第一處理電漿 722:安裝平臺 724:真空泵 725:排氣口 731:入口 733:出口 735:磁芯 737:變壓器 739:主線圈 741:內殼體 743:絕緣體 745:感測器 750:第二處理系統 751:上電極 753:第一RF產生器 755:第二電極 757:第二RF產生器 801:導電觸點 1007:IMD層 D1:第一距離 D2:第二距離 L1:第一長度 W1:第一寬度
當結合附圖閲讀時，自以下詳細描述最佳地理解本揭示案的態樣。應注意，根據工業中的標準實務，各個特徵未按比例繪製。事實上，出於討論清晰的目的，可任意增加或減少各個特徵的尺寸。 第1圖繪示根據一些實施例的半導體鰭片上方的閘極結構。 第2圖繪示根據一些實施例的鰭式場效應電晶體元件。 第3圖繪示根據一些實施例的層間介電質的形成。 第4圖繪示根據一些實施例的光阻的放置及圖案化。 第5圖繪示根據一些實施例的層間介電質的圖案化。 第6圖繪示根據一些實施例的源極/汲極觸點的凹陷。 第7A圖至第7E圖繪示根據一些實施例的處理製程。 第8圖繪示根據一些實施例的導電觸點的形成。 第9圖繪示根據一些實施例的額外通孔的形成的一部分。 第10圖繪示根據一些實施例的平坦化製程。 第11圖繪示根據一些實施例的概括製程。
107:鰭片
201:源極/汲極區域
203:ILD層
204:第一蝕刻阻擋層
205:閘極堆疊
303:介電覆蓋層
305:觸點
307:第二蝕刻阻擋層
311:第二ILD層
801:導電觸點
1007:IMD層

Claims (20)

  1. 一種製造半導體元件的方法，該方法包含： 形成一源極/汲極區域的一觸點，該觸點與一半導體鰭片相鄰； 在該觸點上方沉積一介電層； 使該觸點由該介電層暴露； 將該觸點放置於一處理腔室中； 在該處理腔室外產生一電漿； 將該電漿引入至該處理腔室；以及 沉積一導電材料，使該導電材料與該觸點發生物理接觸。
  2. 如請求項1所述之方法，其中產生該電漿係使用一電感耦合電漿。
  3. 如請求項1所述之方法，其中產生該電漿係使用氫氣作為前驅物。
  4. 如請求項1所述之方法，其中在引入該電漿期間將該處理腔室的一壓力保持於約1 Torr與約2 Torr之間。
  5. 如請求項4所述之方法，其中在引入該電漿期間將該處理腔室的一溫度保持於約200℃。
  6. 如請求項1所述之方法，其中該觸點包含鈷。
  7. 如請求項6所述之方法，其中引入該電漿係使該鈷的偏析不高於50%。
  8. 一種製造半導體元件的方法，該方法包含： 由一介電層形成一開口以暴露一源極/汲極觸點； 氧化該源極/汲極觸點的一部分以形成一基層； 使用一遠程電漿製程移除該基層，該遠程電漿製程係使用一電感耦合氫氣電漿；以及 沉積一導電材料於該源極/汲極觸點上。
  9. 如請求項8所述之方法，其中該遠程電漿製程更使用一氬氣電漿。
  10. 如請求項8所述之方法，其中移除該基層係在約1 Torr至約2 Torr的一壓力下執行。
  11. 如請求項10所述之方法，其中移除該基層係在約200℃的一溫度下執行。
  12. 如請求項8所述之方法，其中該源極/汲極觸點包含鈷。
  13. 如請求項8所述之方法，其中該導電材料包含鎢。
  14. 如請求項8所述之方法，更包含將鍺植入於該導電材料中。
  15. 一種製造半導體元件的方法，該方法包含： 由一介電層中的一開口凹陷一源極/汲極觸點； 由該開口氧化該源極/汲極觸點的一頂面以形成一基層； 使用一氫氣電漿及一氬氣電漿移除該基層，其中該氫氣電漿及該氬氣電漿係在一遠程電漿單元中產生；以及 在該開口中沉積一導電材料。
  16. 如請求項15所述之方法，其中該源極/汲極觸點包含鈷。
  17. 如請求項16所述之方法，其中沉積該導電材料係沉積鎢。
  18. 如請求項15所述之方法，更包含將鍺植入於該導電材料中。
  19. 如請求項18所述之方法，更包含平坦化該導電材料。
  20. 如請求項15所述之方法，更包含在該用該氫電漿及該氬電漿移除該基層之後，將該源極/汲極觸點暴露於使用一電荷耦合電漿產生製程所產生的一第二電漿。
TW110123645A 2021-03-10 2021-06-28 半導體元件的製造方法 TWI825439B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163158996P 2021-03-10 2021-03-10
US63/158,996 2021-03-10
US17/245,766 2021-04-30
US17/245,766 US11855153B2 (en) 2021-03-10 2021-04-30 Semiconductor device and method

Publications (2)

Publication Number Publication Date
TW202236386A true TW202236386A (zh) 2022-09-16
TWI825439B TWI825439B (zh) 2023-12-11

Family

ID=83005580

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123645A TWI825439B (zh) 2021-03-10 2021-06-28 半導體元件的製造方法

Country Status (5)

Country Link
US (2) US11855153B2 (zh)
KR (1) KR20220127115A (zh)
CN (1) CN115084017A (zh)
DE (1) DE102021112091A1 (zh)
TW (1) TWI825439B (zh)

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW375808B (en) 1998-03-23 1999-12-01 Taiwan Semiconductor Mfg Co Ltd Process for fabricating copper metal interconnection
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US20140011339A1 (en) 2012-07-06 2014-01-09 Applied Materials, Inc. Method for removing native oxide and residue from a germanium or iii-v group containing surface
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN104183609B (zh) 2013-05-21 2017-08-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其制备方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9312354B2 (en) * 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9368394B1 (en) * 2015-03-31 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Dry etching gas and method of manufacturing semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10153199B2 (en) * 2016-03-25 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
CN118099088A (zh) * 2016-12-30 2024-05-28 英特尔公司 用于实现电容减小和令人满意的接触电阻的接触架构
US10269621B2 (en) * 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10763168B2 (en) * 2017-11-17 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped via plug and method for forming the same
US10651292B2 (en) 2018-02-19 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal via for contact resistance reduction
US10475702B2 (en) * 2018-03-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure using bottom-up filling deposition
US11086233B2 (en) 2018-03-20 2021-08-10 Lam Research Corporation Protective coating for electrostatic chucks
US11145751B2 (en) 2018-03-29 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with doped contact plug and method for forming the same
US10886226B2 (en) * 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co, Ltd. Conductive contact having staircase barrier layers
US11189694B2 (en) * 2018-10-29 2021-11-30 Mediatek Inc. Semiconductor devices and methods of forming the same
US11695051B2 (en) 2019-03-29 2023-07-04 Intel Corporation Gate stacks for FinFET transistors
US11410880B2 (en) 2019-04-23 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Phase control in contact formation
US11939666B2 (en) * 2020-06-01 2024-03-26 Applied Materials, Inc. Methods and apparatus for precleaning and treating wafer surfaces
US20220254660A1 (en) * 2021-02-05 2022-08-11 Linco Technology Co., Ltd. Substrate processing apparatus

Also Published As

Publication number Publication date
CN115084017A (zh) 2022-09-20
US20220293741A1 (en) 2022-09-15
DE102021112091A1 (de) 2022-09-15
KR20220127115A (ko) 2022-09-19
TWI825439B (zh) 2023-12-11
US11855153B2 (en) 2023-12-26
US20230387222A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
KR102109899B1 (ko) 반도체 디바이스 및 방법
US20200083108A1 (en) Pre-Deposition Treatment for FET Technology and Devices Formed Thereby
CN110010470B (zh) 半导体器件及其形成方法
KR102204251B1 (ko) 반도체 디바이스 및 제조 방법
TW201818504A (zh) 半導體裝置及其製造方法
US10777455B2 (en) Multi-etching process for forming via opening in semiconductor device structure
US11670695B2 (en) Semiconductor device and method of manufacture
US11973117B2 (en) Semiconductor device
US20200203222A1 (en) Contact Conductive Feature Formation and Structure
US20230275153A1 (en) Semiconductor Device and Method
JP2022519703A (ja) 能動的なプロセスにわたるゲートコンタクト
US10700177B2 (en) Semiconductor device with low resistivity contact structure and method for forming the same
US20230115597A1 (en) Semiconductor device and manufacturing method thereof
TWI825439B (zh) 半導體元件的製造方法
US20230178361A1 (en) Semiconductor Devices and Methods of Manufacture
US20230268223A1 (en) Semiconductor devices and methods of manufacture
US20230197524A1 (en) Semiconductor Device and Method of Manufacture
US20240154010A1 (en) Semiconductor device structure and methods of forming the same
US20240021476A1 (en) Transistor Contacts and Methods of Forming the Same
US20240079265A1 (en) Deposition Method for Semiconductor Device