KR20220127115A - 반도체 디바이스 및 방법 - Google Patents

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KR20220127115A
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plasma
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contact
precursor
source
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포-추안 왕
치아-양 훙
솅-리앙 판
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

재료의 분리를 줄이거나 제거하는 원격 플라즈마 프로세스를 이용하는 반도체 디바이스 및 제조 방법이 제공된다. 재료의 분리를 줄임으로써 상부의 도전 재료를 더 평탄한 계면 상에 성막할 수 있다. 더 평탄한 계면 상의 성막에 의해 성막된 재료의 전체 손실을 피할 수 있으며 이는 전체 수율을 향상시킨다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2021년 3월 10일자 출원되었고 그 내용이 여기에 참조로 포함된 미국 임시 출원 제63/158,996호의 이익을 주장한다.
배경
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연층 또는 유전체 층, 전도층 및 반도체 재료층을 순차적으로 성막하고, 그 위에 회로 부품 및 요소를 형성하도록 리소그래피를 이용하여 다양한 재료층을 패턴화하는 것에 의해 제조된다.
반도체 산업은 최소 특징부 크기를 지속적으로 줄임으로써 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 부품을 주어진 영역에 통합할 수 있도록 한다. 그러나, 최소 특징부 크기가 감소됨에 따라 해결해야 할 추가의 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 반도체 핀 위의 게이트 구조체를 예시한다.
도 2는 일부 실시예에 따른 finFET 디바이스를 예시한다.
도 3은 일부 실시예에 따른 층간 유전체의 형성을 예시한다.
도 4는 일부 실시예에 따른 포토레지스트의 배치 및 패턴화를 예시한다.
도 5는 일부 실시예에 따른 층간 유전체의 패턴화를 예시한다.
도 6은 일부 실시예에 따른 소스/드레인 접촉부의 리세싱을 예시한다.
도 7a-7e는 일부 실시예에 따른 처리 공정을 예시한다.
도 8은 일부 실시예에 따른 도전 접촉부의 형성을 예시한다.
도 9는 일부 실시예에 따른 추가 비아의 형성의 일부를 예시한다.
도 10은 일부 실시예에 따른 평탄화 공정을 예시한다.
도 11은 일부 실시예에 따른 리캐핑 공정(recapping process)을 예시한다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
5 nm 공정 노드, 3 nm 공정 노드 및 그 이상의 추가 연결을 위해 소스/드레인 접촉부를 형성하는 비-분리 공정을 활용하는 특정 실시예와 관련하여 여러 실시예를 설명한다. 그러나, 설명된 실시예는 여기에 제시된 아이디어가 다양한 실시예에 적용될 수 있기 때문에 예시를 위한 것이며 제한하려는 것이 아니다.
이제 도 1을 참조하면, 핀형 전계효과 트랜지스터(finFET) 디바이스와 같은 반도체 디바이스(100)의 사시도가 제시된다. 일 실시예에서, 반도체 디바이스(100)는 내부에 제1 트렌치(103)가 형성된 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, 반도체-온-절연체(SOI), 변형된 SOI 및 실리콘 게르마늄-온-절연체와 같은 다른 기판도 사용될 수 있다. 기판(101)은 p-형 반도체일 수 있지만, 다른 실시예에서는 n-형 반도체일 수 있다.
제1 트렌치(103)는 제1 분리 영역(105)의 최종 형성시의 초기 단계로 형성될 수 있다. 제1 트렌치(103)는 적절한 에칭 공정과 함께 마스킹 층(도 1에 별도로 예시되지 않음)을 사용하여 형성될 수 있다. 예를 들어, 마스킹 층은 화학적 기상 성막(CVD)과 같은 공정을 통해 형성된 실리콘 질화물을 포함하는 하드 마스크일 수 있지만, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등과 같은 다른 재료 및 플라즈마 강화 화학적 기상 성막(PECVD), 저압 화학적 기상 성막(LPCVD), 또는 심지어 실리콘 산화물 형성에 후의 질화와 같은 다른 공정도 사용될 수 있다. 일단 형성된 후, 마스킹 층은 제1 트렌치(103)를 형성하도록 제거될 기판(101)의 부분들을 노출시키기 위해 적절한 포토리소그래피 공정을 통해 패턴화될 수 있다.
그러나, 당업자가 인식할 수 있는 바와 같이, 마스킹 층을 형성하기 위한 전술한 공정 및 재료는 제1 트렌치(103)의 형성을 위해 기판(101)의 다른 부분을 노출시키면서 기판(101)의 일부를 보호하는 데 사용될 수 있는 유일한 방법은 아니다. 제1 트렌치(103)를 형성하도록 제거될 기판(101)의 일부를 노출시키기 위해 패턴화되고 현상된 포토레지스트와 같은 임의의 적절한 공정이 적용될 수 있다. 이러한 모든 방법은 본 실시예의 범위에 전적으로 포함되도록 의도된다.
마스킹 층이 형성되고 패턴화되면, 기판(101)에 제1 트렌치(103)가 형성된다. 노출된 기판(101)은 기판(101)에 제1 트렌치(103)를 형성하기 위해 반응성 이온 에칭(RIE)과 같은 적절한 공정을 통해 제거될 수 있지만, 임의의 적절한 공정도 적용될 수 있다. 일 실시예에서, 제1 트렌치(103)는 기판(101)의 표면으로부터 약 5,000 Å 미만, 예컨대 약 2500 Å의 제1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자라면 인식할 수 있는 바와 같이, 제1 트렌치(103)를 형성하는 전술한 과정은 단지 하나의 잠재적인 과정일 뿐이며 유일한 실시예임을 의미하지 않는다. 오히려, 제1 트렌치(103)가 형성될 수 있는 임의의 적절한 공정을 적용할 수 있고 임의의 수의 마스킹 및 제거 단계를 포함하는 임의의 적절한 공정을 적용할 수 있다.
제1 트렌치(103)를 형성하는 것 외에도, 마스킹 및 에칭 공정은 제거되지 않은 상태로 남아있는 기판(101) 부분으로부터 핀(107)을 추가로 형성한다. 편의상, 핀(107)은 도면에서 기판(101)으로부터 분리된 것으로 점선으로 예시되었지만, 분리의 물리적 표시가 존재할 수도 있고 존재하지 않을 수도 있다. 이들 핀(107)은 아래에서 논의되는 바와 같이 다중 게이트 FinFET 트랜지스터의 채널 영역을 형성하는 데 사용될 수 있다. 도 1은 기판(101)으로부터 형성된 2개의 핀(107)만을 예시하지만, 임의의 수의 핀(107)도 사용될 수 있다.
핀(107)은 기판(101)의 표면에서 약 5nm 내지 약 80 nm, 예컨대, 약 30 nm의 폭을 가지도록 형성될 수 있다. 추가로, 핀(107)은 약 10 nm 내지 약 100 nm, 예컨대 약 50 nm의 거리만큼 서로 이격될 수 있다. 이러한 방식으로 핀(107)을 이격시킴으로써, 핀(107)은 공통 게이트를 공유할 정도로 충분히 근접하면서 각각 별도의 채널 영역을 형성할 수 있다(추가로 후술됨).
일단 제1 트렌치(103)와 핀(107)이 형성되면, 제1 트렌치(103)는 유전 재료로 채워질 수 있고, 해당 유전체 재료는 제1 트렌치(103) 내에서 리세싱되어 제1 분리 영역(105)을 형성할 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 재료는 화학적 기상 성막(CVD) 방법(예, HARP 공정), 고밀도 플라즈마 CVD 방법 또는 당업계에 공지된 다른 적절한 형성 방법을 이용하여 제1 트렌치(103)의 선택적 세정 및 라이닝 후에 형성될 수 있다.
제1 트렌치(103)는 제1 트렌치(103)와 기판(101)에 유전체 재료를 과잉 충전한 후, 화학적 기계적 연마(CMP), 에칭, 이들의 조합 등과 같은 적절한 공정을 통해 제1 트렌치(103) 및 핀(107)의 외부의 과잉의 재료를 제거하는 것에 의해 채워질 수 있다. 일 실시예에서, 제거 공정은 핀(107) 위에 위치된 임의의 유전체 재료도 제거하므로, 유전체 재료의 제거는 핀(107)의 표면을 추가의 처리 단계에 노출시킬 것이다.
일단 제1 트렌치(103)가 유전체 재료로 채워지면, 유전체 재료는 핀(107)의 표면으로부터 멀리 리세싱될 수 있다. 리세싱은 핀(107)의 상부 표면에 인접한 핀(107)의 측벽의 적어도 일부를 노출시키도록 수행될 수 있다. 유전체 재료는 핀(107)의 상부 표면을 HF와 같은 에칭제에 담그는 것에 의해 습식 에칭을 이용하여 리세싱될 수 있지만, H2와 같은 다른 에칭제, 반응성 이온 에칭과 같은 다른 방법, NH3/NF3와 같은 에칭제를 사용한 건식 에칭, 화학적 산화물 제거 또는 건식 화학적 세정이 사용될 수 있다. 유전체 재료는 핀(107)의 표면으로부터 약 50 Å 내지 약 500 Å, 예컨대, 약 400 Å의 거리까지 리세싱될 수 있다. 추가로, 리세싱은 또한 핀(107)이 추가 처리를 위해 노출되는 것을 보장하기 위해 핀(107) 위에 위치된 임의의 잔류 유전체 재료도 제거할 수 있다.
그러나, 당업자라면 인식할 수 있는 바와 같이, 전술한 단계는 유전체 재료를 충전 및 리세싱하는 데 사용되는 전체 공정 흐름의 단지 일부일 수 있다. 예를 들어, 제1 트렌치(103)를 형성하고 이를 유전체 재료로 충전하기 위해 라이닝 단계, 세정 단계, 어닐링 단계, 갭-충전 단계, 이들의 조합 등도 적용될 수 있다. 모든 잠재적인 공정 단계는 본 실시예의 범위 내에 전적으로 포함되도록 의도된다.
제1 분리 영역(105)이 형성된 후, 더미 게이트 유전체(109), 더미 게이트 유전체(109) 위의 더미 게이트 전극(111) 및 제1 스페이서(113)가 각각의 핀(107) 위에 형성될 수 있다. 일 실시예에서, 더미 게이트 유전체(109)는 열 산화, 화학적 기상 성막, 스퍼터링 또는 게이트 유전체를 형성하기 위해 당업계에 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 게이트 유전체 형성 기술에 따라, 핀(107)의 상부의 더미 게이트 유전체(109) 두께는 핀(107)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
더미 게이트 유전체(109)는 약 3 Å 내지 약 100 Å, 예컨대, 약 10 Å의 두께를 가지는 실리콘 이산화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 약 0.5 Å 내지 약 100 Å, 예컨대 약 10 Å 이하의 등가 산화물 두께(equivalent oxide thickness)를 가지는, 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2) 또는 이들의 조합과 같은 고 유전율(하이-k) 재료(예, 약 5보다 큰 비유전율을 갖는 재료)로 형성될 수 있다. 추가로, 실리콘 이산화물, 실리콘 산질화물 및/또는 하이-k 재료의 임의의 조합도 더미 게이트 유전체(109)에 사용될 수 있다.
더미 게이트 전극(111)은 도전 재료를 포함할 수 있으며, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등으로 구성된 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학적 기상 성막(CVD), 스퍼터링 성막 또는 도전 재료를 성막하기 위해 당업계에 알려져 사용되는 다른 기술에 의해 성막될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위일 수 있다. 더미 게이트 전극(111)의 상부 표면은 비평면형 상부 표면을 가질 수 있으며, 더미 게이트 전극(111)의 패턴화 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 더미 게이트 전극(111)으로 이온이 도입될 수도 있고 도입되지 않을 수도 있다. 이온은 예를 들어, 이온 주입 기술에 의해 도입될 수 있다.
일단 형성되면, 더미 게이트 유전체(109) 및 더미 게이트 전극(111)은 핀(107) 위에 일련의 스택(115)을 형성하도록 패턴화될 수 있다. 스택(115)은 더미 게이트 유전체(109) 아래에 있는 핀(107)의 각 측면에 위치된 다중 채널 영역을 정의한다. 스택(115)은 예를 들어, 당업계에 공지된 성막 및 포토리소그래피 기술을 이용하여 더미 게이트 전극(111) 상에 게이트 마스크(도 1에 별도로 도시되지 않음)를 성막 및 패턴화함으로써 형성될 수 있다. 게이트 마스크는 일반적으로 사용되는 마스킹 및 희생 재료, 예컨대, (한정되는 것은 아니지만) 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같은 희생 재료를 포함할 수 있으며, 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 건식 에칭 공정을 이용하여 에칭되어 패턴화된 스택(115)을 형성할 수 있다.
일단 스택(115)이 패턴화되면, 제1 스페이서(113)가 형성될 수 있다. 제1 스페이서(113)는 스택(115)의 양측에 형성될 수 있다. 제1 스페이서(113)는 통상적으로 이전에 형성된 구조체 상에 스페이서 층(도 1에 별도로 도시되지 않음)을 블랭킷 성막함으로써 형성된다. 스페이서 층은 SiN, 산질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있으며, 이러한 층의 형성에 사용되는 화학적 기상 성막(CVD), 플라즈마 강화 CVD, 스퍼터링, 및 당업계에 공지된 다른 방법과 같은 방법에 의해 형성될 수 있다. 스페이서 층은 상이한 에칭 특성을 갖는 상이한 재료 또는 제1 분리 영역(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 그런 다음, 제1 스페이서(113)는 예컨대 일회 이상의 에칭에 의해 패턴화되어 구조체의 수평 표면으로부터 스페이서 층을 제거하여 제1 스페이서(113)를 형성할 수 있다.
일 실시예에서, 제1 스페이서(113)는 약 5 Å 내지 약 500 Å, 예컨대, 약 50 Å의 두께를 가지도록 형성될 수 있다. 추가로, 일단 제1 스페이서(113)가 형성되면, 하나의 스택(115)에 인접한 제1 스페이서(113)는 약 5 nm 내지 약 200 nm, 예컨대, 약 20 nm의 거리만큼 다른 스택(115)에 인접한 제1 스페이서(113)로부터 이격될 수 있다. 그러나, 임의의 적절한 두께 및 거리가 적용될 수 있다.
도 2는 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않는 영역으로부터 핀(107)의 제거 및 소스/드레인 영역(201)의 재성장을 예시한다. 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않는 영역으로부터의 핀(107)의 제거는 스택(115) 및 제1 스페이서(113)를 하드 마스크로 사용하는 반응성 이온 에칭(RIE)에 의해 수행될 수 있다. 그러나, 임의의 적절한 공정도 적용될 수 있다.
일단 핀(107)의 해당 부분이 제거되면, 하드 마스크(별도로 도시되지 않음)가 배치되고 패턴화되어 더미 게이트 전극(111)을 덮어 성장을 방지하고, 소스/드레인 영역(201)이 각각의 핀(107)과 접촉하여 재성장될 수 있다. 일 실시예에서, 소스/드레인 영역(201)은 재성장될 수 있고, 일부 실시예에서 소스/드레인 영역(201)은 재성장되어 스트레서(stressor)를 형성하여 스택(115) 아래에 위치된 핀(107)의 채널 영역에 응력을 부여하게 된다. 핀(107)이 실리콘을 포함하고 FinFET가 p-형 디바이스인 실시예에서, 소스/드레인 영역(201)은 실리콘과 같은 재료 또는 그 밖에 채널 영역과 상이한 격자 상수를 가지는 실리콘 게르마늄과 같은 재료에 의한 선택적 에피택셜 공정을 통해 재성장될 수 있다. 다른 실시예에서, 소스/드레인 영역(201)은 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 이들의 조합 등과 같은 재료를 포함할 수 있다. 에피택셜 성장 공정은 실란, 디클로로 실란, 게르만 등과 같은 전구체를 사용할 수 있으며, 약 5 분 내지 약 120 분, 예컨대 약 30 분 동안 계속될 수 있다.
일 실시예에서, 소스/드레인 영역(201)은 약 5 Å 내지 약 1000 Å의 두께를 가지도록 형성될 수 있고, 제1 분리 영역(105) 위로 약 10 Å 내지 약 500 Å, 예컨대 약 200 Å의 높이를 가질 수 있다. 이 실시예에서, 소스/드레인 영역(201)은 제1 분리 영역(105)의 상부 표면 위로 약 5 nm 내지 약 250 nm, 예컨대 약 100 nm의 높이를 가지도록 형성될 수 있다. 그러나, 임의의 적절한 높이가 사용될 수 있다.
일단 소스/드레인 영역(201)이 형성되면, 핀(107)에 도펀트를 추가하도록 적절한 도펀트를 주입하는 것에 의해 소스/드레인 영역(201)에 도펀트가 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p-형 도펀트가 주입되어 PMOS 디바이스를 형성할 수 있다. 다른 실시예에서, 인, 비소, 안티몬 등과 같은 n-형 도펀트가 주입되어 NMOS 디바이스를 형성할 수 있다. 이러한 도펀트는 스택(115) 및 제1 스페이서(113)를 마스크로 사용하여 주입될 수 있다. 당업자는 많은 다른 공정, 단계 등이 도펀트를 주입하는 데 사용될 수 있다는 것을 인식할 것이다. 예를 들어, 당업자는 특정 목적에 적합한 특정 형상 또는 특성을 가지는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 사용하여 복수의 주입이 수행될 수 있음을 인식할 것이다. 이들 공정 중 임의의 것이 도펀트를 주입하는 데 사용될 수 있으며, 위의 설명은 본 발명을 상기 제시된 단계로 제한하는 것을 의미하지 않는다.
또한, 이 시점에서 소스/드레인 영역(201)을 형성하는 동안 더미 게이트 전극(111)을 덮었던 하드 마스크가 제거된다. 일 실시예에서, 하드 마스크는 예를 들어, 하드 마스크의 재료에 선택적인 습식 또는 건식 에칭 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 적용될 수 있다.
일단 하드 마스크가 제거되면, 제1 에칭 정지층(204)(명확성을 위해도 2에 별도로 도시되지 않았지만 아래 도 3에 예시되고 도시됨)이 성막될 수 있다. 일 실시예에서, 제1 에칭 정지층(204)은 플라즈마 강화 화학적 기상 성막(PECVD)을 이용하여 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있지만, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체, 이들의 조합 등과 같은 다른 재료 및 저압 CVD(LPCVD), PVD 등과 같은 다른 제1 에칭 정지층(204) 형성 기술도 적용될 수 있다. 제1 에칭 정지층(204)은 약 5 Å 내지 약 500 Å의 두께를 가질 수 있다.
도 2는 또한 스택(115) 및 소스/드레인 영역(201) 위에 층간 유전체(ILD) 층(203)(하부의 구조체를 보다 명확하게 예시하기 위해 도 2에서 점선으로 예시됨)의 형성을 예시한다. ILD 층(203)은 임의의 적절한 유전체가 사용될 수 있지만, 보로포스포로스 실리케이트 유리(BPSG)와 같은 재료를 포함할 수 있다. ILD 층(203)은 PECVD와 같은 공정을 이용하여 형성될 수 있지만, LPCVD와 같은 다른 공정도 적용될 수 있다. ILD 층(203)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다. 일단 형성되면, ILD 층(203)은 임의의 적절한 공정을 이용할 수 있지만, 예를 들어 화학적 기계적 연마 공정과 같은 평탄화 공정을 이용하여 제1 스페이서(113)와 동일하게 평탄화될 수 있다.
도 3은 3-3' 라인을 따른 도 2의 구조체의 단면도를 예시하는 한편, 도 2에 예시되지 않은 추가의 구조체도 예시하며, 또한 ILD 층(203)의 형성 후, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료가 제거 및 대체되어 게이트 스택(205)을 형성할 수 있다는 것도 예시하고 있다. 일 실시예에서, 더미 게이트 전극(111) 및, 필요한 경우, 더미 게이트 유전체(109)는 예를 들어, 더미 게이트 전극(111)의 재료에 선택적인 에칭제를 사용하는 습식 또는 건식 에칭 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 적용될 수 있다.
일단 더미 게이트 전극(111)이 제거되면, 그 뒤에 남겨진 개구는 게이트 스택(205)을 형성하기 위해 다시 채워질 수 있다. 특정 실시예에서, 게이트 스택(205)은 제1 유전체 재료, 제1 금속 재료, 제2 금속 재료 및 제3 금속 재료를 포함한다. 일 실시예에서, 제1 유전체 재료는 원자층 성막, 화학적 기상 성막 등과 같은 공정을 통해 성막되는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료이다. 제1 유전체 재료는 임의의 적절한 재료 및 두께가 적용될 수 있지만, 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다.
제1 금속 재료는 제1 유전체 재료에 인접하게 형성될 수 있으며, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 재료로 형성될 수 있다. 제1 금속 재료는 원자층 성막, 화학적 기상 성막, 스퍼터링 등과 같은 성막 공정을 이용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적절한 성막 공정 또는 두께가 사용될 수 있다.
제2 금속 재료는 제1 금속 재료에 인접하게 형성될 수 있으며, 특정 실시예에서 제1 금속 재료와 유사할 수 있다. 예를 들어, 제2 금속 재료는 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 재료로 형성될 수 있다. 추가로, 제2 금속 재료는 원자층 성막, 화학적 기상 성막, 스퍼터링 등과 같은 성막 공정을 이용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적절한 성막 공정 또는 두께가 사용될 수 있다.
제3 금속 재료는 더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구의 나머지를 채운다. 일 실시예에서, 제3 금속 재료는 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 금속 재료이며, 원자층 성막, 화학적 기상 성막, 스퍼터링 등과 같은 성막 공정을 이용하여 성막되어 더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구를 충전 및/또는 과잉 충전할 수 있다. 특정 실시예에서, 제3 금속 재료는 약 5 Å 내지 약 500 Å의 두께로 성막될 수 있지만, 임의의 적절한 재료, 성막 공정 및 두께가 적용될 수 있다.
더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구가 채워지면, 더미 게이트 전극(111)의 제거에 의해 뒤에 남겨진 개구 외부에 있는 재료를 제거하기 위해 재료 평탄화가 행해질 수 있다. 특정 실시예에서, 제거는 화학적 기계적 연마와 같은 평탄화 공정을 이용하여 수행될 수 있다. 그러나, 임의의 적절한 평탄화 및 제거 공정이 이용될 수 있다.
선택적으로, 게이트 스택(205)의 재료가 형성되고 평탄화된 후에, 게이트 스택(205)의 재료는 리세싱되고 도전 캐핑층(301) 및 유전체 캐핑층(303)으로 캐핑될 수 있다. 일 실시예에서, 게이트 스택(205)의 재료는 예를 들어, 게이트 스택(205)의 재료에 대해 선택적인 에칭제를 사용하는 습식 또는 건식 에칭 공정을 이용하여 리세싱될 수 있다. 일 실시예에서, 게이트 스택(205)의 재료는 약 5 nm 내지 약 150 nm, 예컨대, 약 120 nm의 거리로 리세싱될 수 있다. 그러나, 임의의 적절한 공정 및 거리가 사용될 수 있다.
일단 게이트 스택(205)의 재료가 리세싱되면, 도전 캐핑층(301)이 선택적 성막 공정을 이용하여 게이트 스택(205)의 재료 상의 리세스 내에 성막될 수 있다. 일부 실시예에서, 선택적 성막은 불소가 없는 텅스텐 성막이고, 따라서 도전 캐핑층(301)에는 불소가 없을 수 있다. 일부 실시예에서, 불소가 없는 텅스텐 성막인 선택적 성막 공정은 수소(H2) 전구체 및 텅스텐 염화물 전구체를 사용하는 ALD 공정이다. 다른 실시예에서, 선택적 성막 공정은 텅스텐 염화물 전구체를 사용하는 MOCVD 공정과 같은 CVD 공정이다. 텅스텐 염화물 전구체는 텅스텐 5염화물, 텅스텐 6염화물, 다른 텅스텐 염화물 또는 이들의 조합일 수 있다. 일부 실시예에서, 도전 캐핑층(301)은 2.5 nm 내지 3.3 nm 범위의 높이로 형성된다. 그러나, 임의의 적절한 치수가 사용될 수 있다.
유전체 캐핑층(303)이 성막되어 제1 스페이서(113)와 동평면으로 평탄화될 수 있다. 일 실시예에서, 유전체 캐핑층(303)은 원자층 성막, 화학적 기상 성막, 스퍼터링 등과 같은 성막 공정을 이용하여 성막되는 SiN, SiON, SiCON, SiC, SiOC, 이들의 조합 등과 같은 재료이다. 유전체 캐핑층(303)은 약 5 Å 내지 약 200 Å의 두께로 성막된 다음, 유전체 캐핑층(303)이 제1 스페이서(113)와 평면이 되도록 화학적 기계적 연마와 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
일단 유전체 캐핑층(303)이 평탄화되면, 소스/드레인 영역(201)과 물리적 및 전기적 접촉되도록 ILD 층(203) 및 제1 에칭 정지층(204)을 통해 접촉부(305)가 형성된다. 일 실시예에서, 접촉부(305)는 ILD 층(203) 및 제1 에칭 정지층(204)을 통해 소스/드레인 접촉 개구를 초기에 형성함으로써 형성될 수 있다. 일 실시예에서, 소스/드레인 접촉 개구는 ILD 층(203) 및 제1 에칭 정지층(204)을 통해 순차적으로 에칭을 행하는 하나 이상의 에칭 공정을 이용하여 형성될 수 있다. 그러나, 임의의 적절한 공정 또는 공정들이 소스/드레인 접촉 개구를 형성하고 소스/드레인 영역(201)을 노출시키는 데 사용될 수 있다.
일단 소스/드레인 영역(201)이 노출되면, 선택적인 실리사이드 접촉부(별도로 도시되지 않음)가 소스/드레인 영역(201) 상에 형성될 수 있다. 실리사이드 접촉부는 접촉부의 쇼트키 장벽 높이(Schottky barrier height)를 감소시키기 위해 티타늄, 니켈, 코발트 또는 에르븀을 포함할 수 있다. 그러나, 백금, 팔라듐 등과 같은 다른 금속도 사용될 수 있다. 실리사이드화는 적절한 금속층의 블랭킷 성막 후에 금속이 하부의 노출된 실리콘과 반응하게 하는 어닐링 단계가 이어지는 것에 의해 수행될 수 있다. 그런 다음, 선택적 에칭 공정에 의해 미반응된 금속이 제거된다. 실리사이드 접촉부의 두께는 약 5 nm 내지 약 50 nm일 수 있다.
일단 실리사이드 접촉부가 형성되면, 접촉부(305)가 형성된다. 일 실시예에서, 접촉부(305)는 Co, W, Al, Cu, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 이들의 조합 등과 같은 도전 재료일 수 있지만, 임의의 적절한 재료가 스퍼터링, 화학적 기상 성막, 전기 도금, 무전해 도금 등과 같은 성막 공정을 이용하여 성막되어 개구를 충전 및/또는 과잉 충전할 수 있다. 일단 충전 또는 과잉 충전되면, 개구 외부의 임의의 성막된 재료는 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적절한 재료 및 형성 공정이 적용될 수 있다.
도 3은 게이트 스택(205) 위의 제2 에칭 정지층(307)의 형성을 예시하는 것으로 계속된다. 일 실시예에서, 제2 에칭 정지층(307)은 플라즈마 강화 화학적 기상 성막(PECVD)을 이용하여 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있지만, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체, 이들의 조합 등과 같은 다른 재료 및 저압 CVD(LPCVD), PVD 등과 같은 다른 제2 에칭 정지층(307) 형성 기술이 적용될 수 있다. 제2 에칭 정지층(307)은 약 5 Å 내지 약 500 Å의 두께를 가질 수 있다.
도 3은 제2 ILD 층(311)의 형성을 추가로 예시한다. 제2 ILD 층(311)은 SiOx, SiON, SiCON, SiC, SiOC, SiCxNy와 같은 산화물 재료를 포함할 수 있지만, 보로포스포로스 실리케이트 유리(BPSG)와 같은 임의의 다른 적절한 재료 또는 다른 로우-k 유전체 층이 사용될 수 있다. 제2 ILD 층(311)은 PECVD와 같은 공정을 이용하여 형성될 수 있지만, LPCVD와 같은 다른 공정도 적용될 수 있다. 제2 ILD 층(311)은 약 70 Å 내지 약 3,000 Å, 예컨대, 700 Å의 두께로 형성될 수 있다. 일단 형성되면, 제2 ILD 층(311)은 임의의 적절한 공정이 적용될 수 있지만, 예를 들어 화학적 기계적 연마 공정과 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
도 4는 소스/드레인 영역(201)에 개구를 형성하기 위한 준비로 제2 ILD 층(311) 위의 포토레지스트의 형성을 예시한다. 일 실시예에서, 포토레지스트는 하부 반사 방지 코팅(BARC) 층(401), 중간 마스크 층(403) 및 제1 상부 감광층(405)을 포함할 수 있다. BARC 층(401)은 제1 상부 감광층(405)의 도포를 위한 준비로 도포된다. BARC 층(401)은 그 이름에서 알 수 있듯이 제1 상부 감광층(405)의 노광 중에 에너지(예, 광)가 상부의 제1 상부 감광층(405)으로 조절되지 않고 바람직하지 않게 다시 반사되는 것을 방지하여 반사광이 제1 상부 감광층(405)의 원하지 않는 영역에서 반응하지 않도록 작용한다. 또한, BARC 층(401)은 평탄한 표면을 제공하는 데 사용될 수 있어서 소정 각도로 충돌하는 에너지의 부정적인 영향을 줄이는 데 도움이 된다.
중간 마스크 층(403)은 BARC 층(401) 위에 배치될 수 있다. 일 실시예에서, 중간 마스크 층(403)은 실리콘 질화물, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등과 같은 하드 마스크 재료이다. 중간 마스크 층(403)을 위한 하드 마스크 재료는 화학적 기상 성막(CVD)과 같은 공정을 통해 형성될 수 있지만, 플라즈마 강화 화학적 기상 성막(PECVD), 저압 화학적 기상 성막(LPCVD), 스핀-온 코팅 또는 심지어 실리콘 산화물 형성에 이은 질화와 같은 다른 공정이 적용될 수 있다. 하드 마스크 재료를 형성하거나 배치하기 위한 임의의 적절한 방법 또는 방법들의 조합이 적용될 수 있으며, 이러한 모든 방법 또는 조합은 전적으로 실시예의 범위 내에 포함되도록 의도된다. 중간 마스크 층(403)은 약 100 Å 내지 약 800 Å, 예컨대, 약 300 Å의 두께로 형성될 수 있다.
일 실시예에서, 제1 상부 감광층(405)은 예를 들어 스핀-온 공정을 이용하여 중간 마스크 층(403) 위에 도포되고, 포토레지스트 용매에 일종 이상의 광활성 화합물(PAC)과 함께 포토레지스트 중합체 수지를 포함한다. 일단 BARC 층(401), 중간 마스크 층(403) 및 제1 상부 감광층(405) 각각이 도포되면, 제1 상부 감광층(405)은 패턴화된 에너지 소스(예, 광)에 노광된다. PAC는 패턴화된 광원을 흡수하여 노광된 제1 상부 감광층(405)의 부분에서 반응물을 생성함으로써 제1 상부 감광층(405) 내에서 패턴화된 에너지 소스를 복제하기 위해 현상될 수 있는 포토레지스트 중합체 수지와 후속 반응을 일으킨다. 일단 반응이 발생하면, 제1 상부 감광층(405)이 현상되어 제1 상부 감광층(405) 내에 제1 개구(407)를 생성한다.
도 5는 일단 제1 상부 감광층(405) 내에 제1 개구(407)가 형성되면, 제1 상부 감광층(405)이 하나 이상의 에칭 공정을 이용하여 패턴을 중간 마스크 층(403) 및 BARC 층(401)으로 연장하도록 마스크로 사용될 수 있음을 예시한다. 유사하게, 일단 중간 마스크 층(403) 및 BARC 층(401)이 패턴화되면, 중간 마스크 층(403) 및 BARC 층(401)은 ILD 층(203) 및 제2 에칭 정지층(307)을 통해 제1 개구(407)를 연장하여 접촉부(305)를 노출시키도록 마스크로 사용될 수 있다.
특정 실시예에서, 연장은 상이한 에칭제, 희석제, 이들의 조합 등을 가지는 일련의 건식 에칭을 이용하여 수행될 수 있다. 예를 들어, 메탄과 질소의 조합을 사용한 에칭 공정에 이은 질소를 사용한 에칭 공정이 적용될 수 있고, 그런 다음. CF4, 질소, 아르곤 및 수소의 조합을 사용한 에칭 공정을 이용하여 중간 마스크 층(403)을 통한 에칭을 행할 수 있다. 그런 다음, 패턴은 질소 및 수소를 사용한 제1 에칭에 이은 카보닐 설파이드(COS), 산소 및 질소의 조합을 사용하는 에칭을 이용하여 BARC 층(401)을 관통해 연장될 수 있다.
일단 BARC 층(401)이 에칭되면, CF4, CHF3, 질소 및 아르곤을 사용한 에칭에 이은 C4F6, 산소 및 아르곤을 사용한 에칭을 이용하여 ILD 층(203)을 통해 에칭을 행할 수 있다. 일단 제1 ILD 층(203)이 에칭되면, 산소 스트립을 이용하여 제1 상부 감광층(405)을 제거할 수 있다. 그런 다음, CH3F 및 수소를 사용하는 일련의 라이너 제거 에칭을 이용하여 제2 에칭 정지층(307)을 관통해 패턴을 연장할 수 있다. 마지막으로, 질소와 수소를 사용한 최종 에칭이 적용될 수 있다.
그러나, 매우 특별한 에칭 세트가 위에서 설명되었지만, 이 설명은 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 임의의 적절한 에칭 또는 에칭 조합이 접촉부(305)를 노출시키기 위해 다양한 층을 관통해 제1 개구(407)를 연장하는 데 사용될 수 있다. 이러한 모든 에칭 또는 에칭 조합은 전적으로 실시예의 범위 내에 포함되도록 의도된다.
도 6은 접촉부(305) 내의 리세스(601)의 형성을 예시한다. 일 실시예에서, 리세스(601)는 접촉부(305)의 재료에 선택적인 에칭제를 사용한 습식 에칭 또는 건식 에칭과 같은 에칭 공정을 이용하여 접촉부(305)의 재료(예, 코발트)를 제거함으로써 형성될 수 있다. 추가로, 리세스(601)는 약 5 nm 내지 약 10 nm의 제1 거리(D1)로 접촉부(305) 내로 연장하도록 형성될 수 있다. 그러나, 임의의 적절한 거리 및 임의의 적절한 재료 리세싱 방법이 적용될 수 있다.
도 6은, 일단 리세스(601)가 형성되면, 제1 개구(407)의 측벽을 따라 후속으로 성막된 재료의 선택적 성장을 방지하는 것을 돕도록 접촉부(305)의 노출된 표면에 대해 처리가 수행될 수 있음을 예시한다. 일 실시예에서, 처리는 측벽을 처리하지만 접촉부(305)의 노출된 재료와 반응하여 리세스(601)의 노출된 표면을 따라 산화물 베이스 층과 같은 베이스 층(603)을 형성하는 산화 처리일 수 있다. 일 실시예에서, 베이스 층(603)은 산화물 재료를 형성하도록 접촉부(305)의 노출된 재료가 의도적으로 또는 산소 함유 주변 대기에 노출되는 것을 통해 산화되는 자연 산화물 재료로서 형성될 수 있다. 노출된 재료가 의도적으로 산화되는 일 실시예에서, 산화는 산소와의 이온 충돌에 이은 주위 공기 환경에서의 애싱 공정과 같은 공정을 통해 발생할 수 있다. 이와 같이, 베이스 층(603)은 리세스(601)의 바닥을 따라 접촉부(305)에 인접하게 형성되고 약 6 nm의 두께를 가질 수 있다.
그러나, 리세스(601) 내에 베이스 층(603)을 형성하기 위한 다중 산화 공정이 설명되었지만, 이들 공정은 예시를 위한 것으로 제한하려고 의도된 것이 아니다. 오히려, 베이스 층(603)을 형성하는 임의의 적절한 방법이 적용될 수 있다. 이러한 모든 방법은 실시예의 범위 내에 전적으로 포함되도록 의도된다.
도 7a-7e는 재료의 분리없이 베이스 층(603)을 부분적으로 또는 완전히 제거하고 상부의 도전 접촉부(801)(도 7a-7e에 예시되지 않았지만 도 8과 관련하여 아래에서 더 설명되고 논의됨)를 수용하도록 접촉부(305)를 준비하기 위해 사용될 수 있는 처리 프로세스(도 7a에서 701의 파형 라인으로 표시됨)를 예시한다. 도 7b는 처리 프로세스(701)를 시작하기 위해 베이스 층(603)과의 접촉부(305)(나머지 구조체와 함께)가 예를 들어, 처리 프로세스(701)의 일부로서 원격 플라즈마 시스템을 사용할 수 있는 제1 처리 시스템(700) 내에 배치될 수 있음을 예시한다.
일 실시예에서, 제1 처리 시스템(700)은 예를 들어, 전구체 가스 컨트롤러(713)를 통해 원하는 전구체 재료를 처리 챔버(703)에 공급하도록 작동하는 제1 전구체 전달 시스템(705)으로부터 제1 처리 전구체를 수용할 수 있다. 일 실시예에서, 제1 전구체 전달 시스템(705)은 가스 공급부(707) 및 유동 제어부(709)를 포함할 수 있으며, 여기서 가스 공급부(707)는 처리 챔버(703)에 국부적으로 위치되거나 처리 챔버(703)로부터 원격으로 위치될 수 있는 가스 저장 탱크와 같은 용기일 수 있다. 다른 실시예에서, 가스 공급부(707)는 독립적으로 제1 처리 전구체를 준비하고 유동 제어부(709)로 전달하는 설비일 수 있다. 제1 처리 전구체의 임의의 적절한 공급원이 가스 공급부(707)로 사용될 수 있으며, 이러한 모든 공급원은 실시예의 범위 내에 전적으로 포함되도록 의도된다.
추가로, 제1 처리 전구체가 고체 또는 액체 상태로 저장되는 실시예에서, 가스 공급부(707)는 캐리어 가스를 저장할 수 있고, 캐리어 가스는 제1 처리 전구체를 고체 또는 액체 상태로 저장하는 전구체 캐니스터(별도로 도시되지 않음)로 도입될 수 있다. 이후, 캐리어 가스는 증발하거나 승화됨에 따라 전구체 가스 제어부(713)로 이송되기 전에 전구체 캐니스터의 기체 섹션으로 제1 처리 전구체를 가압하고 운반하는 데 사용된다. 임의의 적절한 방법 및 유닛들의 조합을 사용하여 제1 처리 전구체를 제공할 수 있고, 이러한 모든 유닛들의 조합은 실시예의 범위 내에 전적으로 포함되도록 의도된다.
가스 공급부(707)는 원하는 제1 처리 전구체를 유동 제어부(709)로 공급할 수 있다. 유동 제어부(709)는 전구체 가스 제어부(713) 및 결국은 처리 챔버(703)로의 제1 처리 전구체의 흐름을 제어하는 데 사용되어 처리 챔버(703) 내의 압력 제어를 도울 수 있다. 유동 제어부(709)는 예를 들어, 비례 밸브, 조절 밸브, 니들 밸브, 압력 조절기, 질량 유량 제어기, 이들의 조합 등일 수 있다. 그러나, 전구체 가스 제어부(713)로의 제1 처리 전구체의 흐름을 제어하고 조절하기 위한 임의의 적절한 방법이 적용될 수 있으며, 이러한 모든 구성 요소 및 방법은 실시예의 범위 내에 전적으로 포함되도록 의도된다.
그러나, 당업자가 인식할 수 있는 바와 같이, 제1 전구체 전달 시스템(705)은 여기서 특정 구성 요소를 가지는 것으로 설명되었지만, 이것은 단지 예시적인 예일 뿐이며, 어떤 방식으로든 실시예를 제한하려고 의도된 것이 아니다. 임의의 유형 및 수의 개별 구성 요소를 가지는 임의의 유형의 적절한 전구체 전달 시스템이 사용될 수 있다. 이러한 모든 전구체 전달 시스템은 전적으로 실시예의 범위 내에 포함되도록 의도된다.
제1 전구체 전달 시스템(705)은 원하는 전구체 재료를 원하는 속도로 처리 챔버(703)로 전달하기 위해 제1 전구체 전달 시스템(705)을 처리 챔버(703)에 대해 연결 및 분리할 수 있는 전구체 가스 제어부(713)에 전구체 재료를 공급할 수 있다. 전구체 가스 제어부(713)는 제1 처리 전구체의 전달 속도를 제어하기 위한 밸브, 유량계, 센서 등과 같은 장치를 포함할 수 있으며, 제어 유닛(715)으로부터 수신된 명령에 의해 제어될 수 있다. 전구체 가스 제어부(713)는, 제어 유닛(715)으로부터 명령을 수신하면, 제1 전구체 전달 시스템(705)을 처리 챔버(703)에 연결하고 원하는 처리를 매니폴드(716)를 통해 플라즈마 블록(720)으로 유도하기 위해 밸브를 개폐할 수 있다.
도 7c는 도 7b로부터의 플라즈마 블록(720)(또는 플라즈마 발생기)의 실시예를 더 상세히 예시한다. 일 실시예에서, 플라즈마 블록(720)은 전구체 가스 제어부(713)로부터 제1 처리 전구체를 수용하는 유입 포트(731) 및 제1 처리 플라즈마(721)(제1 처리 전구체로부터 변환된 플라즈마이고 도 7c에는 예시되지 않지만 도 7b에 예시됨)를 처리 챔버(703)로 전달하도록 결합된 유출 포트(733)를 포함한다. 제1 처리 전구체는 플라즈마 블록(720)으로 유입되어 플라즈마 블록(720)의 일부를 둘러싸는 자기 코어(735) 사이를 통과한다. 자기 코어(735)는 유출 포트(733)로부터 유출되기 전에 플라즈마 블록(720)으로 들어가는 제1 처리 전구체로부터의 제1 처리 플라즈마(721)의 형성을 유도하기 위해 사용된다.
자기 코어(735)는 유입 포트(731)로부터 유출 포트(733)까지 플라즈마 블록(720)을 통한 유동 경로의 일부 주위에 위치될 수 있다. 일 실시예에서, 자기 코어(735)는 트랜스포머(737)(도 7c에서 점선(737)으로 예시됨)의 일부이고, 1차 코일(739)이 트랜스포머(737)의 다른 부분을 형성한다. 일 실시예에서, 1차 코일(739)은 약 100 내지 약 1000 개, 예컨대 약 600 개의 권선을 가질 수 있다.
플라즈마 블록(720) 내의 제1 처리 전구체로부터 원하는 제1 처리 플라즈마(721)를 생성하기 위해, 예를 들어 제어 유닛(715)(도 7b 참조)에 의해 제어되는 전기의 짧은 고전압 펄스가 1차 코일(739)에 인가될 수 있다. 1차 코일(739) 내의 전기의 고전압 펄스는 자기 코어(735)로의 에너지 펄스로 변환되며, 이는 플라즈마 블록(720) 내에서 제1 처리 플라즈마(721)의 형성을 유도한다. 일 실시에에서, 고전압 펄스는 약 10 kHz 내지 약 30 MHz, 예컨대, 약 13.56 MHz 일 수 있는 반면, 온도는 약 50 ℃ 내지 약 200 ℃ 이고, 압력은 약 1 torr 내지 약 20 torr 이다.
그러나, 여러 실시예에 사용될 수 있는 일 실시예로서 자기 코일로 제1 처리 전구체를 점화시키는 것을 설명하지만, 실시예는 이에 한정되지 않는다. 오히려, 임의의 적절한 방법 또는 구조체가 제1 처리 전구체를 점화하여 제1 처리 플라즈마(721)를 형성하는 데 사용될 수 있다. 예를 들어, 다른 실시예에서 고전압 펄스가 플라즈마 블록(720)에 결합된 전극(미도시)에 인가될 수 있거나, 제1 처리 전구체가 해당 제1 처리 전구체를 점화하고 제1 처리 플라즈마(721)를 형성하는 데 사용될 수 있는 자외선에 노출될 수 있다. 제1 처리 전구체를 점화하는 임의의 적절한 방법 및 임의의 다른 적절한 플라즈마 유도 장치는 전적으로 실시예의 범위 내에 포함되도록 의도된다.
플라즈마 블록(720)은 제1 처리 전구체가 유동할 수 있는 유입 포트(731)와 유출 포트(733) 사이의 원형 경로를 포함한다. 일 실시예에서, 원형 경로는 약 100 mm 내지 약 500 mm(예, 약 250 mm)의 제1 길이(L1) 및 약 100 mm 내지 약 500 mm(예, 약 250 mm)의 제1 폭(W1)을 가질 수 있다. 유사하게, 플라즈마 블록을 통한 원형 경로의 내부는 약 20 mm 내지 약 150 mm(예, 약 70 mm)의 제2 거리(D2)를 가질 수 있다. 그러나, 임의의 다른 적절한 구조체 또는 형상이 적용될 수 있다.
플라즈마 블록(720)은 또한 내부 하우징(741) 및 내부 하우징(741)을 둘러싸는 절연체(743)를 포함한다. 절연체(743)는 플라즈마 블록(720)의 내부 하우징(741)을 전기적 및 열적으로 격리시키는 데 사용될 수 있다. 일 실시예에서, 내부 하우징(741)은 플라즈마 블록(720)을 통해 제1 처리 전구체 및 제1 처리 플라즈마(721)를 안내하기 위해 제1 처리 전구체 및 (점화 후의) 제1 처리 플라즈마(721)의 원형 경로를 둘러싸서 봉지한다.
플라즈마 블록(720)은 플라즈마 블록(720) 내의 상태를 측정하는 데 사용될 수 있는 센서(745)를 역시 포함할 수 있다. 일 실시예에서, 센서(745)는 제어 유닛(715)(도 7b 참조)에 대한 피드백 루프의 일부로서 플라즈마의 전류 및 전력을 측정하는 데 사용되는 전류 프로브일 수 있다. 또한, 센서(745)는 또한 광학 센서 또는 플라즈마 블록(720) 내의 플라즈마 생성을 측정 및 제어하는 데 사용될 수 있는 임의의 다른 측정 장치를 역시 포함할 수 있다.
이제 도 7b로 돌아가면, 일단 제1 처리 플라즈마(721)가 생성되면, 제1 처리 플라즈마(721)는 처리 챔버(703)로 유도될 수 있다. 처리 챔버(703)는 제1 처리 플라즈마(721)를 수용하고 해당 제1 처리 플라즈마(721)를 접촉부(305)에 노출시킬 수 있으며, 처리 챔버(703)는 제1 처리 플라즈마(721)를 분산시키고 해당 제1 처리 플라즈마(721)를 접촉부(305)와 접촉시키는 데 적절할 수 있는 임의의 원하는 형상일 수 있다. 도 7b에 예시된 실시예에서, 처리 챔버(703)는 원통형 측벽과 바닥을 가진다. 그러나, 처리 챔버(703)는 원통형 형상에 제한되지 않고, 중공 사각형 튜브, 팔각형 형상 등과 같은 임의의 다른 적절한 형상을 적용할 수 있다. 또한, 처리 챔버(703)는 다양한 프로세스 재료에 대해 불활성인 재료로 형성된 하우징(719)으로 둘러싸일 수 있다. 이와 같이, 하우징(719)은 성막 공정에 수반되는 화학 물질 및 압력을 견딜 수 있는 임의의 적절한 재료일 수 있지만, 일 실시예에서, 하우징(719)은 강철, 스테인리스 강, 니켈, 알루미늄, 이들의 합금, 이들의 조합 등일 수 있다.
처리 챔버(703) 내에서 접촉부(305)는 처리 프로세스(701) 중에 접촉부(305)를 위치시키고 제어하기 위해 장착 플랫폼(722) 상 배치될 수 있다. 처리 챔버(703)는 또한 처리 챔버(703)를 벗어나는 배출 가스를 위한 배출구(725)를 가질 수 있다. 진공 펌프(724)가 배출 가스의 배출을 돕기 위해 처리 챔버(703)의 배출구(725)에 연결될 수 있다. 제어 유닛(715)의 제어하에서 진공 펌프(724)는 처리 챔버(703) 내의 압력을 원하는 압력으로 감소 및 제어하는 데 사용될 수 있고, 또한 처리 챔버(703)로부터 전구체 재료를 배출하는 데 사용될 수 있다.
특정 실시예에서, 처리 프로세스(701)는 제1 처리 전구체를 제1 전구체 전달 시스템(705)에 제공하거나 제1 처리 전구체를 제1 전구체 전달 시스템(705)에 의해 형성되도록 하는 것에 의해 개시된다. 일 실시예에서, 제1 처리 전구체는 베이스 층(603)을 환원 및 제거할 수 있는 전구체이지만, 또한 접촉부(305)의 나머지 재료(예, 코발트)가 분리되어 접촉부(305)의 표면을 따라 공극이 발생하는 것을 감소 및/또는 방지하는 데 도움이 되는 전구체일 수 있다. 특정 실시예에서, 제1 처리 전구체는 수소(H2), 산소(O2), 아르곤(Ar), 이들의 조합 등일 수 있다. 그러나, 임의의 적절한 전구체가 사용될 수 있다.
추가로, 제1 처리 전구체가 가스인 실시예에서, 제1 처리 전구체를 운반하는 것을 돕고 또한 플라즈마의 점화를 돕기 위해 희석 가스가 사용된다. 일부 실시예에서, 희석 가스는 아르곤, 질소, 헬륨, 이들의 조합 등과 같은 가스일 수 있다. 희석 가스는 제1 전구체 전달 시스템(705) 자체 내에 첨가될 수 있거나, 그렇지 않으면 별도로 첨가된 후 전구체 가스 제어부(713)를 빠져 나가는 매니폴드(716) 내의 제1 처리 전구체와 결합될 수 있다. 그러나, 임의의 적절한 희석 가스 및 임의의 적절한 혼합 방법이 적용될 수 있다.
일단 제1 처리 전구체 및 희석 가스가 제1 전구체 전달 시스템(705)에 제공되면, 처리 프로세스(701)는 제어 유닛(715)이 제1 전구체 전달 시스템(705)을 매니폴드(716)에 연결하는 명령을 전구체 가스 제어부(713)에 전송하는 것에 의해 개시될 수 있다. 일 실시예에서, 매니폴드(716) 내의 유량은 희석 가스(예, 아르곤)에 대한 제1 처리 전구체(예, H2) 유량 비율이 약 1:1 내지 약 1:2가되도록 제어될 수 있다. 희석 가스(예, 아르곤)의 비율이 상기 양을 초과하면, 제1 처리 전구체(예, 수소)의 이온 해리도가 포화되어 반응에 참여하지 않는다. 또한, 희석 가스의 비율이 상기 범위 미만이면, 희석 가스의 양은 제1 처리 전구체의 해리를 돕기에 충분하지 않다.
일단 제1 처리 전구체가 매니폴드(716) 내에 있으면, 제1 처리 전구체가 플라즈마 블록(720)으로 들어갈 수 있다. 플라즈마 블록(720)에서, 제1 처리 전구체와 캐리어 가스는 제1 처리 플라즈마(721)로 전환될 것이다. 그런 다음, 제1 처리 플라즈마(721)는 처리 챔버(703)로 보내진다.
처리 프로세스(701) 중에, 주변 조건은 접촉부(305)의 재료(예, 코발트)의 분리를 감소 또는 방지하면서 베이스 층(603)을 제거하는 데 도움이 되는 압력 및 온도로 유지될 수 있다. 예를 들어, 일부 실시예에서, 처리 챔버(703) 내의 주변 조건은 약 1T 내지 약 2T의 압력을 가질 수 있고, 처리 챔버(703)는 약 200 ℃ 내지 약 300 ℃의 온도로 유지될 수 있다. 추가로, 처리 프로세스(701)는 약 90 초 내지 약 180 초의 시간 동안 약 1000 W 내지 약 2000 W의 전력으로 수행될 수 있다. 그러나, 임의의 적절한 조건이 적용될 수 있다.
일단 처리 챔버(703)에 들어가면, 제1 처리 플라즈마(721)는 베이스 층(603)과 반응하기 시작하고 베이스 층(603) 제거를 시작할 것이다. 도 7a는 베이스 층(603)의 일부가 환원되는 부분 반응을 보여준다. 그러나, 본 명세서에서 논의된 프로세스를 이용함으로써, 베이스 층(603)의 부분적인 제거는 접촉부(305)의 하부의 재료(예, 코발트)가 상이한 결정질 영역으로 분리되도록 하지 않을 것이다. 접촉부(305)의 재료의 분리를 방지하거나 적어도 최소화함으로써, 더 부드럽고 깨끗한 접촉부(305)의 표면이 달성될 수 있다.
도 7d는 제1 처리 프로세스(701)가 임의의 적절한 시간에 중단될 수 있지만(예, 제1 처리 프로세스(701)는 베이스 층(603)의 전부는 아니지만 일부가 제거된 후에 중단될 수 있음), 일부 실시예에서, 제1 처리 프로세스(701)는 베이스 층(603)이 완전히 제거될 때까지 계속될 수 있다. 이와 같이, 접촉부(305)는 베이스 층(603)의 어떤 부분도 존재하지 않고 노출된다.
도 7e는 선택적으로 이 시점에서 제1 처리 프로세스(701)의 원격 플라즈마 처리가 수행된 후, 제2 플라즈마 처리가 수행될 수 있음을 예시한다. 일 실시예에서, 제2 플라즈마 처리는 원격 플라즈마 처리가 아닐 수 있지만, 그 대신에 플라즈마는 전하 결합 플라즈마 생성과 같이 구조체 위에 직접 생성될 수 있다. 예를 들어, 도 7b에 예시된 바와 같이, 접촉부(305)는 제2 플라즈마 처리를 위한 제2 처리 시스템(750)에 배치될 수 있다.
일 실시예에서, 제2 처리 시스템(750)은 제1 처리 시스템(700)과 다른 시스템일 수 있지만, 여전히 다수의 유사한 구성 요소를 가질 수 있으므로, 명확성을 위해 유사한 구성 요소는 제1 처리 시스템(700)과 관련하여 전술한 구성 요소와 유사하게 라벨링된다. 다른 실시예에서, 제2 처리 시스템(750)은 실제로 제1 처리 시스템(700)과 동일한 물리적 구조체일 수 있으며, 여기서 제1 처리 시스템(700)은 다음과 같이 설명되는 모든 장비를 포함한다. 이러한 실시예에서, 플라즈마 블록(720)과 같은 제2 플라즈마 처리의 일부로서 이용되지 않는 여러 장비는 사용 중이지 않지만 여전히 물리적으로 존재할 수 있기 때문에 도 7e에 예시되지 않는다.
일 실시예에서, 제2 처리 시스템(750)은 이미 위에서 설명된 구조체에 추가하여 플라즈마 발생기로 사용되는 상부 전극(751)을 또한 포함한다. 일 실시예에서, 플라즈마 발생기는 트랜스포머 결합형 플라즈마 발생기일 수 있고, 예를 들어 코일일 수 있다. 코일은 예를 들어, 제2 처리 전구체의 도입 중에 플라즈마를 점화시키기 위해 상부 전극(751)(제어 유닛(715)의 제어하에)에 전력을 제공하는 데 사용되는 제1 RF 발생기(753)에 부착될 수 있다.
그러나, 상부 전극(751)은 트랜스포머 결합형 플라즈마 발생기로 설명되었지만, 실시예는 트랜스포머 결합형 플라즈마 발생기에 한정되지 않는다. 오히려, 유도 결합 플라즈마 시스템, 전자 사이클로트론 공명 등과 같은 임의의 적절한 플라즈마 생성 방법도 적용될 수 있다. 이러한 모든 방법은 전적으로 실시예의 범위 내에 포함되도록 의도된다.
이 실시예에서 추가로, 장착 플랫폼(722)은 제2 RF 발생기(757)에 결합된 제2 전극(755)을 추가로 포함할 수 있다. 제2 전극(755)은 처리 프로세스 중에 제2 RF 발생기(757)에 의해 RF 전압으로 전기적으로 바이어스될 수 있다(제어 유닛(715)의 제어하에). 전기적으로 바이어스 됨으로써, 제2 전극(755)은 유입 플라즈마에 바이어스를 제공하고 이들 플라즈마를 플라즈마 상태로 점화하는 것을 돕는 데 사용된다. 추가로, 제2 전극(755)은 또한 바이어스를 유지함으로써 프로세스 중에 플라즈마를 유지하는 데 사용된다.
프로세스를 개시하기 위해, 제1 처리 전구체는 다시 제1 전구체 전달 시스템(705)에 배치될 수 있다. 일 실시예에서, 제1 전구체 전달은 그 자체로 또는 전술한 바와 같이 희석 가스와 함께 사용될 수 있다. 추가로, 접촉부(305)는 장착 플랫폼(722) 상에 배치되거나 그렇지 않으면 유지될 것이며, 제1 처리 전구체는 가스(플라즈마가 아님)로서 챔버(703)에 도입된다.
일단 제1 처리 전구체가 처리 챔버(703) 내에 존재하면, 제어 유닛(715)은 약 1 torr 내지 약 5 torr의 압력 및 약 90 ℃ 내지 약 180 ℃의 온도에서 60 MHz의 RF 전력을 약 100W 내지 약 200W로 설정하는 것에 의해 점화 단계를 수행하여 제1 처리 전구체(또는 제1 처리 전구체와 희석 가스의 조합)를 플라즈마로 점화할 것이다. 점화 단계는 플라즈마의 점화를 보장하기 위해 약 4 초 내지 약 30 초 동안 유지될 수 있다.
추가로, 일부 실시예는 제1 처리 전구체의 단일 점화를 이용하지만, 다른 실시예는 제1 처리 전구체가 점화되는 다수의 사이클을 이용할 수 있다. 예를 들어, 제1 처리 전구체는 처음에 점화된 다음 다시 점화되기 전에 비-플라즈마 상태로 복귀하도록 허용될 수 있다. 이 사이클은 6회의 사이클과 같이 3회 이상 원하는만큼 반복될 수 있다.
선택적인 직접 충돌 프로세스를 활용함으로써, 직접 충돌 프로세스가 사용되는 시간을 최소화하면서도 직접 충돌 프로세스의 이점(예, 프로세스 종료시 베이스 층(603)의 완전한 제거를 보장하는 데 도움이 됨)을 달성하기 위해 결합된 프로세스가 달성될 수 있다. 사용 시간이 줄어들면 손상도 줄어들어 최종 구조체에 존재하는 결함의 양이 제한된다.
도 8은 (베이스 층(603)이 완전히 제거되거나 제거되지 않은 어느 실시예에서) 도전 접촉부(801)의 형성을 예시한다. 도전 접촉부(801)는 W, Al, Cu, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 도전 재료를 포함할 수 있다. 일부 실시예에서, 도전 접촉부(801)는 텅스텐을 포함한다. 도전 접촉부(801)는 예를 들어 CVD, 플라즈마 강화 CVD(PECVD), MOCVD, 열 CVD, PVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 상향식 성막 공정은 열 CVD 공정을 이용하여 수행된다. 상향식 성막 공정은 WF6 및 H2를 공정 가스로 사용하여 수행될 수 있다(텅스텐 성장시). 그러나, 임의의 적절한 재료 및 공정이 적용될 수 있다.
도전 접촉부(801)의 수직 성장은 48 nm 내지 67 nm 범위의 도전 접촉부(801)의 높이를 형성하도록 제어될 수 있으며, 이는 후속 평탄화에 적절한 원하는 높이를 갖는 도전 접촉부(801)를 형성하는 데 유리할 수 있다. 48 nm 미만의 높이를 갖는 도전 접촉부(801)는 후속 평탄화보다 짧을 수 있으며, 이는 후속으로 성막되는 유전체 층이 도전 접촉부(801)의 상부 표면을 덮어서 성능을 감소시킬 수 있다. 67 nm보다 큰 높이를 갖는 도전 접촉부(801)는 IMD 층(143)의 상부 표면에서 과잉의 성장을 야기할 수 있으며, 이는 후속 평탄화의 과부하를 초래할 수 있다.
일부 실시예에서, 게르마늄 주입 공정 또는 게르마늄 이온 충격이 도전 접촉부(801)의 상부 표면에 대해 수행되어 도전 접촉부(801)와 주변 층 사이의 계면을 강화시키는 것을 돕는다. 계면의 강화를 통해, 평탄화 공정(아래에 추가로 설명됨) 중에 후속으로 도포되고 균열을 통해 스며 나오는 CMP 슬러리의 양을 줄일 수 있다.
일단 게르마늄 주입 공정이 수행되면, CMP와 같은 평탄화 공정 이전에 도전 접촉부(801) 위에 희생층 또는 버퍼층(별도로 도시되지 않음)이 형성될 수 있다. 특히, 형성 공정으로 인해 도전 접촉부(801)의 일부 상부 표면이 오목하게되고 도전 접촉부(801)의 다른 상부 표면이 볼록해질 수 있기 때문에, 후속 CMP는 언더폴리싱 또는 오버폴리싱 결함을 유발할 수 있다. 이와 같이, 희생층은 도전 접촉부(801)을 과도하게 부하 제공함으로써 언더폴리싱 또는 오버폴리싱 결함을 감소시키기 위해 그리고 CMP 공정에서 스톱 라인으로서 도전 접촉부(801) 상에 형성될 수 있다. 일부 실시예에서, 희생층은 Ti, TiN 및 텅스텐의 하나 이상의 층을 포함한다. Ti 및 TiN의 희생층은 CVD, PVD, ALD, 이들의 조합 등과 같은 방법을 이용하여 형성될 수 있다. 텅스텐의 희생층은 도전 접촉부(801)와 유사한 방법 및 재료를 사용하여 형성될 수 있다. 그 러나, 임의의 적절한 방법 또는 재료가 사용될 수 있다.
도 9는 이 시점에서 제2 ILD 층(311)을 통해 선택적인 추가 비아(그 상부만 도 9에 예시됨)가 형성될 수 있음을 예시한다. 일 실시예에서, 비아는 예컨대, 제2 ILD 층 내에 또는 그를 통해 개구를 형성한 후 해당 개구를 도전 재료로 충전 또는 과잉 충전하는 것에 의해(과잉 충전부는 도전 접촉부(801) 위에 제공되는 것으로 예시됨) 도전 접촉부(801)에 대해 전술한 바와 같이 형성될 수 있다. 그러나, 추가의 비아를 형성하는 임의의 적절한 방법이 적용될 수 있으며, 이러한 모든 방법 및 재료는 전적으로 실시예의 범위 내에 포함되도록 의도된다.
도 10은 일단 추가의 비아의 재료가 제2 ILD 층(311)을 통해 개구를 충전 및/또는 과잉 충전하도록 형성되면, 제2 ILD 층(311)을 통해 개구 외부에 성막된 임의의 재료가 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 이용하여 제거될 수 있음을 예시한다. 그러나, 임의의 적절한 재료 및 형성 공정이 적용될 수 있다. 이와 같이, 도전 접촉부(801) 및 추가의 비아(도 10에 도시된 특정 뷰에서는 보이지 않음)는 제2 ILD 층(311)의 재료와 동일 평면이 되도록 평탄화된다.
도 11은 일부 실시예에서 제2 ILD 층(311)의 높이를 감소시키고 임의의 채핑 프로파일 또는 다른 결함을 제거하기 위해 평탄화 공정 또는 별도의 평탄화 공정이 추가로 적용될 수 있음을 예시한다. 일부 실시예에서, 제2 ILD 층(311)의 높이는 약 52 nm의 거리만큼 감소될 수 있어서, 제2 ILD 층(311)은 약 10 nm 내지 약 25 nm, 예컨대 약 18 nm의 단부 높이를 가질 수 있다. 그러나, 임의의 적절한 높이가 사용될 수 있다.
도 11은 또한 이전 평탄화 공정에서 제2 ILD 층(311)에 의해 손실된 높이를 대체하기 위해 도전 접촉부(801) 위에 형성된 IMD 층(1007)의 형성을 예시한다. IMD 층(1007)은 도 3과 관련하여 위에서 설명한 바와 같이 제2 ILD 층(311)과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 그러나, 임의의 적절한 공정 또는 재료가 사용될 수 있다.
일단 IMD 층(1007)이 형성되면, 전체 반도체 디바이스의 추가적인 완성을 위해 추가의 처리 단계가 적용될 수 있다. 예를 들어, 추가의 배선층이 제조될 수 있고, 하나 이상의 패시베이션 층이 성막 및 패턴화될 수 있으며, 반도체 디바이스 내의 능동 디바이스와 다른 디바이스에 대해 그리고 그 사이에서의 전력, 접지 및 신호 연결을 위한 경로를 제공하기 위해 외부 연결부가 배치될 수 있다. 그러나, 반도체 디바이스의 제조를 돕기 위해 임의의 다른 적절한 단계 및/또는 방법이 적용될 수 있다.
그러나, 접촉부(305)로부터 베이스 층(607)을 제거하는 것을 돕기 위해 원격 플라즈마를 활용함으로써, 제거 공정은 베이스 층(607)의 환원 및 제거 중에 감소된 물리적 충격량을 가질 것이다. 이로써, 접촉부(305)의 하부의 재료의 표면 거칠기의 양을 증가시키는 물리적 손상이 적고 재료의 분리량의 전체적인 감소가 달성된다. 분리의 감소는 또한 접촉부(305)의 표면을 따라 발생하는 공극의 감소를 야기한다. 더 적은 공극이 형성됨에 따라, 접촉부(305)의 상부 표면과 상부의 도전 접촉부(801)의 하부 표면 사이의 혼합이 감소되고, 접촉부(305)와 도전 접촉부(801) 사이에 보다 깨끗한 계면이 달성될 수 있고, 따라서 도전 접촉부(801)의 재료 손실이 감소되고(예, 텅스텐 손실의 감소) 전체 수율이 증가될 수 있다.
일 실시예에 따르면, 반도체 디바이스를 제조하는 방법은: 소스/드레인 영역에 대한 접촉부를 형성하는 단계 - 상기 접촉부는 반도체 핀에 인접함 -; 상기 접촉부 위에 유전체 층을 성막하는 단계; 상기 유전체 층을 관통해 상기 접촉부를 노출시키는 단계; 상기 접촉부를 처리 챔버 내에 배치하는 단계; 상기 처리 챔버 외부에 플라즈마를 생성하는 단계; 상기 플라즈마를 상기 처리 챔버에 도입하는 단계; 및 상기 접촉부와 물리적으로 접촉되게 도전 재료를 성막하는 단계를 포함한다. 일 실시예에서, 상기 플라즈마 생성 단계는 유도 결합 플라즈마를 사용한다. 일 실시예에서, 상기 플라즈마 생성 단계는 수소를 전구체로 사용한다. 일 실시예에서, 상기 처리 챔버는 상기 플라즈마의 도입 중에 약 1 Torr 내지 약 2 Torr의 압력으로 유지된다. 일 실시예에서, 상기 처리 챔버는 상기 플라즈마의 도입 중에 약 200 ℃의 온도로 유지된다. 일 실시예에서, 상기 접촉부는 코발트를 포함한다. 일 실시예에서, 상기 플라즈마 도입 단계는 코발트가 50% 이하로 분리되게 한다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은: 소스/드레인 접촉부를 노출시키도록 유전체 층을 관통해 개구를 형성하는 단계; 베이스 층을 형성하도록 상기 소스/드레인 접촉부의 일부를 산화시키는 단계; 유도 결합 수소 플라즈마를 사용하는 원격 플라즈마 공정으로 상기 베이스 층을 제거하는 단계; 및 상기 소스/드레인 접촉부에 도전 재료를 성막하는 단계를 포함한다. 일 실시예에서, 상기 원격 플라즈마 공정은 아르곤 플라즈마를 사용한다. 일 실시예에서, 상기 베이스 층의 제거 단계는 약 1 Torr 내지 약 2 Torr의 압력으로 수행된다. 일 실시예에서, 상기 베이스 층의 제거 단계는 약 200 ℃의 온도로 수행된다. 일 실시예에서, 상기 소스/드레인 접촉부는 코발트를 포함한다. 일 실시예에서, 상기 도전 재료는 텅스텐을 포함한다. 일 실시예에서, 방법은 상기 도전 재료에 게르마늄을 주입하는 단계를 더 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은: 유전체 층의 개구를 관통해 소스/드레인 접촉부를 리세싱하는 단계; 베이스 층을 형성하도록 상기 개구를 관통해 상기 소스/드레인 접촉부의 상부 표면을 산화시키는 단계; 수소 플라즈마 및 아르곤 플라즈마로 상기 베이스 층을 제거하는 단계 - 상기 수소 플라즈마 및 상기 아르곤 플라즈마는 원격 플라즈마 유닛에서 생성됨 -; 및 상기 개구 내에 도전 재료를 성막하는 단계를 포함한다. 일 실시예에서, 상기 소스/드레인 접촉부는 코발트를 포함한다. 일 실시예에서, 상기 도전 재료의 성막 단계는 텅스텐을 성막한다. 일 실시예에서, 방법은 상기 도전 재료에 게르마늄을 주입하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 도전 재료를 평탄화하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 수소 플라즈마 및 상기 아르곤 플라즈마로 상기 베이스 층을 제거한 후, 상기 소스/드레인 접촉부를 전하 결합 플라즈마 생성 프로세스를 이용하여 생성된 제2 플라즈마에 노출시키는 단계를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 디바이스를 제조하는 방법으로서,
소스/드레인 영역에 대한 접촉부를 형성하는 단계 - 상기 접촉부는 반도체 핀에 인접함 -;
상기 접촉부 위에 유전체 층을 성막하는 단계;
상기 유전체 층을 관통해 상기 접촉부를 노출시키는 단계;
상기 접촉부를 처리 챔버 내에 배치하는 단계;
상기 처리 챔버 외부에 플라즈마를 생성하는 단계;
상기 처리 챔버에 상기 플라즈마를 도입하는 단계; 및
상기 접촉부와 물리적으로 접촉되게 도전 재료를 성막하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 플라즈마 생성 단계는 유도 결합 플라즈마를 사용하는 것인, 방법.
[실시예 3]
실시예 1에 있어서,
상기 플라즈마 생성 단계는 수소를 전구체로서 사용하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 처리 챔버는 상기 플라즈마의 도입 단계 중에 약 1 Torr 내지 약 2 Torr의 압력으로 유지되는 것인, 방법.
[실시예 5]
실시예 4에 있어서,
상기 처리 챔버는 상기 플라즈마의 도입 단계 중에 약 200 ℃의 온도로 유지되는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 접촉부는 코발트를 포함하는 것인, 방법.
[실시예 7]
실시예 6에 있어서,
상기 플라즈마 도입 단계는 코발트가 50% 이하로 분리되게 하는 것인, 방법.
[실시예 8]
반도체 디바이스를 제조하는 방법으로서,
소스/드레인 접촉부를 노출시키도록 유전체 층을 관통해 개구를 형성하는 단계;
베이스 층을 형성하도록 상기 소스/드레인 접촉부의 일부를 산화시키는 단계;
유도 결합 수소 플라즈마를 사용하는 원격 플라즈마 공정으로 상기 베이스 층을 제거하는 단계; 및
상기 소스/드레인 접촉부에 도전 재료를 성막하는 단계
를 포함하는, 방법.
[실시예 9]
실시예 8에 있어서,
상기 원격 플라즈마 공정은 또한 아르곤 플라즈마를 사용하는 것인, 방법.
[실시예 10]
실시예 8에 있어서,
상기 베이스 층의 제거 단계는 약 1 Torr 내지 약 2 Torr의 압력으로 수행되는 것인, 방법.
[실시예 11]
실시예 10에 있어서,
상기 베이스 층의 제거 단계는 약 200 ℃의 온도로 수행되는 것인, 방법.
[실시예 12]
실시예 8에 있어서,
상기 소스/드레인 접촉부는 코발트를 포함하는 것인, 방법.
[실시예 13]
실시예 8에 있어서,
상기 도전 재료는 텅스텐을 포함하는 것인, 방법.
[실시예 14]
실시예 8에 있어서,
상기 도전 재료에 게르마늄을 주입하는 단계를 더 포함하는, 방법.
[실시예 15]
반도체 디바이스를 제조하는 방법으로서,
유전체 층의 개구를 관통해 소스/드레인 접촉부를 리세싱하는 단계;
베이스 층을 형성하도록 상기 개구를 관통해 상기 소스/드레인 접촉부의 상부 표면을 산화시키는 단계;
수소 플라즈마 및 아르곤 플라즈마로 상기 베이스 층을 제거하는 단계 - 상기 수소 플라즈마 및 상기 아르곤 플라즈마는 원격 플라즈마 유닛에서 생성됨 -; 및
상기 개구 내에 도전 재료를 성막하는 단계
를 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 소스/드레인 접촉부는 코발트를 포함하는 것인, 방법.
[실시예 17]
실시예 16에 있어서,
상기 도전 재료의 성막 단계는 텅스텐을 성막하는 것인, 방법.
[실시예 18]
실시예 14에 있어서,
상기 도전 재료에 게르마늄을 주입하는 단계를 더 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 도전 재료를 평탄화하는 단계를 더 포함하는, 방법.
[실시예 20]
실시예 14에 있어서,
상기 수소 플라즈마 및 아르곤 플라즈마로 상기 베이스 층을 제거한 후, 상기 소스/드레인 접촉부를 전하 결합 플라즈마 생성 프로세스를 이용하여 생성된 제2 플라즈마에 노출시키는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    소스/드레인 영역에 대한 접촉부를 형성하는 단계 - 상기 접촉부는 반도체 핀에 인접함 -;
    상기 접촉부 위에 유전체 층을 성막하는 단계;
    상기 유전체 층을 관통해 상기 접촉부를 노출시키는 단계;
    상기 접촉부를 처리 챔버 내에 배치하는 단계;
    상기 처리 챔버 외부에 플라즈마를 생성하는 단계;
    상기 처리 챔버에 상기 플라즈마를 도입하는 단계; 및
    상기 접촉부와 물리적으로 접촉되게 도전 재료를 성막하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 플라즈마 생성 단계는 유도 결합 플라즈마를 사용하는 것인, 방법.
  3. 제1항에 있어서,
    상기 플라즈마 생성 단계는 수소를 전구체로서 사용하는 것인, 방법.
  4. 제1항에 있어서,
    상기 처리 챔버는 상기 플라즈마의 도입 단계 중에 1 Torr 내지 2 Torr의 압력으로 유지되는 것인, 방법.
  5. 제4항에 있어서,
    상기 처리 챔버는 상기 플라즈마의 도입 단계 중에 200 ℃의 온도로 유지되는 것인, 방법.
  6. 제1항에 있어서,
    상기 접촉부는 코발트를 포함하는 것인, 방법.
  7. 제6항에 있어서,
    상기 플라즈마 도입 단계는 코발트가 50% 이하로 분리되게 하는 것인, 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    소스/드레인 접촉부를 노출시키도록 유전체 층을 관통해 개구를 형성하는 단계;
    베이스 층을 형성하도록 상기 소스/드레인 접촉부의 일부를 산화시키는 단계;
    유도 결합 수소 플라즈마를 사용하는 원격 플라즈마 공정으로 상기 베이스 층을 제거하는 단계; 및
    상기 소스/드레인 접촉부에 도전 재료를 성막하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 도전 재료에 게르마늄을 주입하는 단계를 더 포함하는, 방법.
  10. 반도체 디바이스를 제조하는 방법으로서,
    유전체 층의 개구를 관통해 소스/드레인 접촉부를 리세싱하는 단계;
    베이스 층을 형성하도록 상기 개구를 관통해 상기 소스/드레인 접촉부의 상부 표면을 산화시키는 단계;
    수소 플라즈마 및 아르곤 플라즈마로 상기 베이스 층을 제거하는 단계 - 상기 수소 플라즈마 및 상기 아르곤 플라즈마는 원격 플라즈마 유닛에서 생성됨 -; 및
    상기 개구 내에 도전 재료를 성막하는 단계
    를 포함하는, 방법.
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