CN115084017A - 制造半导体器件的方法 - Google Patents

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Abstract

提供了利用减少或消除材料分离的远程等离子体工艺的半导体器件和制造方法。通过减少材料分离，可以在更光滑的界面上沉积上面的导电材料。通过在更光滑的界面上沉积，可以避免沉积的材料的整体损失，这改善了整体良率。

Description

制造半导体器件的方法
技术领域
本申请的一些实施例涉及制造半导体器件的方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，所述方法包括：形成至源极/漏极区域的接触件，所述接触件与半导体鳍相邻；在所述接触件上方沉积介电层；通过所述介电层暴露所述接触件；将所述接触件放入处理室中；在所述处理室外部生成等离子体；将所述等离子体引入处理室；以及沉积与所述接触件物理接触的导电材料。
本申请的另一些实施例提供了一种制造半导体器件的方法，所述方法包括：形成穿过介电层的开口以暴露源极/漏极接触件；氧化所述源极/漏极接触件的部分以形成基底层；用远程等离子体工艺去除所述基底层，所述远程等离子体工艺利用电感耦合氢等离子体；以及将导电材料沉积至所述源极/漏极接触件上。
本申请的又一些实施例提供了一种制造半导体器件的方法，所述方法包括：通过介电层中的开口使源极/漏极接触件凹进；通过所述开口氧化所述源极/漏极接触件的顶面以形成基底层；用氢等离子体和氩等离子体去除所述基底层，其中，所述氢等离子体和所述氩等离子体在远程等离子体单元中生成；以及将导电材料沉积至所述开口中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的半导体鳍上方的栅极结构。
图2示出了根据一些实施例的finFET器件。
图3示出了根据一些实施例的层间电介质的形成。
图4示出了根据一些实施例的光刻胶的放置和图案化。
图5示出了根据一些实施例的层间电介质的图案化。
图6示出了根据一些实施例的源极/漏极接触件的凹进。
图7A至图7E示出了根据一些实施例的处理工艺。
图8示出了根据一些实施例的导电接触件的形成。
图9示出了根据一些实施例的额外通孔的形成的一部分。
图10示出了根据一些实施例的平坦化工艺。
图11示出了根据一些实施例的重新覆盖工艺。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
现在将针对特定实施例描述实施例，特定实施例利用非分离工艺为5nm工艺节点、3nm工艺节点等中的进一步连接准备源极/漏极接触件。但是，所描述的实施例旨在说明而不旨在限制，因为本文提出的构思可以应用于各种各样的实施例中。
现在参考图1，示出了诸如鳍式场效应晶体管(finFET)器件的半导体器件100的立体图。在实施例中，半导体器件100包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是也可以使用其它衬底，诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗。衬底101可以是p型半导体，但在其它实施例中，它可以是n型半导体。
可以作为最终形成第一隔离区域105的初始步骤形成第一沟槽103。第一沟槽103可以使用掩蔽层(图1中未单独示出)以及合适的蚀刻工艺形成。例如，掩蔽层可以是包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅的硬掩模，但是可以利用其它材料(诸如氧化物、氮氧化物、碳化硅、这些的组合等)和其它工艺(诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD))或者甚至氧化硅形成以及随后的氮化。一旦形成，掩蔽层可以通过合适的光刻工艺来图案化以暴露衬底101的将被去除以形成第一沟槽103的那些部分。
但是，本领域技术人员将认识到，以上描述的形成掩蔽层的工艺和材料不是可以用于保护衬底101的部分同时暴露衬底101的其它部分以形成第一沟槽103的唯一方法。任何合适的工艺(诸如图案化的和显影的光刻胶)可以用于暴露衬底101的要去除以形成第一沟槽103的部分。所有这样的方法完全旨在包括在本实施例的范围内。
一旦已经形成并且图案化掩蔽层，在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适工艺去除暴露的衬底101以便在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有距衬底101的表面小于约
Figure BDA0003207262140000041
的第一深度，诸如约
Figure BDA0003207262140000042
但是，本领域普通技术人员将认识到，以上描述的形成第一沟槽103的工艺仅仅是一个潜在工艺，并不意味着是唯一实施例。相反，可以利用可以通过其形成第一沟槽103的任何合适的工艺并且可以使用任何合适的工艺，包括任何数量的掩蔽和去除步骤。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺额外从衬底101的保持未去除的那些部分形成鳍107。为了方便起见，鳍107在图中已经示出为通过虚线与衬底101分隔开，但是分隔开的物理指示可能存在也可能不存在。如下面所讨论，这些鳍107可以用于形成多栅极FinFET晶体管的沟道区域。虽然图1仅示出了由衬底101形成的两个鳍107，但是可以利用任何数量的鳍107。
鳍107可以形成为使得它们在衬底101的表面处具有在约5nm和约80nm之间的宽度，诸如约30nm。此外，鳍107可以彼此间隔开约10nm和约100nm之间的距离，诸如约50nm。通过以这种方式间隔鳍107，鳍107可以每个形成分隔开的沟道区域，同时仍然足够接近以共享共用栅极(下面进一步讨论)。
一旦已经形成第一沟槽103和鳍107，第一沟槽103可以填充有介电材料并且介电材料可以在第一沟槽103内凹进以形成第一隔离区域105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选清洁和内衬之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域已知的其它合适的形成方法形成介电材料。
可以通过用介电材料过填充第一沟槽103和衬底101以及然后通过合适的工艺(诸如化学机械抛光(CMP)、蚀刻、这些的组合等)去除第一沟槽103和鳍107外部的过量材料来填充第一沟槽103。在实施例中，去除工艺也去除位于鳍107上方的任何介电材料，使得介电材料的去除将鳍107的表面暴露于进一步处理步骤。
一旦第一沟槽103已经填充有介电材料，介电材料可以从鳍107的表面凹进去。可以实施凹进以暴露鳍107的侧壁的与鳍107的顶面相邻的至少部分。介电材料可以使用湿蚀刻通过将鳍107的顶面浸入诸如HF的蚀刻剂中来凹进，但是可以使用其它蚀刻剂(诸如H2)和其它方法(诸如反应离子蚀刻、用蚀刻剂(诸如NH3/NF3)的干蚀刻、化学氧化物去除或干化学清洁)。介电材料可以从鳍107的表面凹进至约
Figure BDA0003207262140000051
和约
Figure BDA0003207262140000052
之间的距离，诸如约
Figure BDA0003207262140000053
此外，凹进也可以去除位于鳍107上方的任何剩余介电材料以确保鳍107暴露以用于进一步处理。
但是，本领域普通技术人员将认识到，以上描述的步骤可能只是用于填充并且使介电材料凹进的整个工艺流程的一部分。例如，内衬步骤、清洁步骤、退火步骤、间隙填充步骤、这些的组合等也可以用于形成并且用介电材料填充第一沟槽103。所有潜在的工艺步骤完全旨在包括在本实施例的范围内。
在已经形成第一隔离区域105之后，可以在鳍107的每个上方形成伪栅极电介质109、伪栅极电介质109上方的伪栅电极111和第一间隔件113。在实施例中，伪栅极电介质109可以通过热氧化、化学汽相沉积、溅射或本领域中已知和使用的用于形成栅极电介质的任何其它方法来形成。取决于栅极电介质形成的技术，鳍107的顶部上的伪栅极电介质109厚度可以与鳍107的侧壁上的栅极电介质厚度不同。
伪栅极电介质109可以包括诸如具有范围从约3埃至约100埃的厚度的二氧化硅或氮氧化硅的材料，诸如约10埃。伪栅极电介质109可以由高介电常数(高k)材料(例如，具有大于约5的相对介电常数)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合，具有约0.5埃至约100埃的等效氧化物厚度，诸如约10埃或更小。此外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于伪栅极电介质109。
伪栅电极111可以包括导电材料并且可以选自由W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等组成的组。伪栅电极111可以通过化学汽相沉积(CVD)、溅射沉积或本领域中已知和使用的用于沉积导电材料的其它技术来沉积。伪栅电极111的厚度可以在约
Figure BDA0003207262140000061
至约
Figure BDA0003207262140000062
的范围内。伪栅电极111的顶面可以具有非平面顶面，并且可以在伪栅电极111的图案化或栅极蚀刻之前被平坦化。此时可以将离子引入或不引入伪栅电极111中。可以例如通过离子注入技术引入离子。
一旦形成，可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列堆叠件115。堆叠件115限定位于鳍107的在伪栅极电介质109之下的每侧上的多个沟道区域。堆叠件115可以通过使用例如本领域已知的沉积和光刻技术在伪栅电极111上沉积和图案化栅极掩模(图1中未单独示出)来形成。栅极掩模可以合并常用的掩蔽和牺牲材料，诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅，并且可以沉积至约
Figure BDA0003207262140000063
和约
Figure BDA0003207262140000064
之间的厚度。可以使用干蚀刻工艺蚀刻伪栅电极111和伪栅极电介质109以形成图案化的堆叠件115。
一旦已经图案化堆叠件115，可以形成第一间隔件113。第一间隔件113可以形成在堆叠件115的相对侧上。第一间隔件113通常通过在先前形成的结构上毯式沉积间隔件层(图1中未单独示出)来形成。间隔件层可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这种层的方法来形成，诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其它方法。间隔件层可以包括具有不同蚀刻特性的不同材料或与第一隔离区域105内的介电材料相同的材料。然后可以图案化第一间隔件113，诸如通过一个或多个蚀刻以从结构的水平表面去除间隔件层，以形成第一间隔件113。
在实施例中，第一间隔件113可以形成为具有约
Figure BDA0003207262140000065
和约
Figure BDA0003207262140000066
之间的厚度，诸如约
Figure BDA0003207262140000067
此外，一旦已经形成第一间隔件113，与一个堆叠件115相邻的第一间隔件113可以与与另一堆叠件115相邻的第一间隔件113分隔开约5nm和约200nm之间的距离，诸如约20nm。但是，可以利用任何合适的厚度和距离。
图2示出了从不由堆叠件115和第一间隔件113保护的那些区域去除鳍107以及源极/漏极区域201的再生长。从不由堆叠件115和第一间隔件113保护的那些区域去除鳍107可以通过使用堆叠件115和第一间隔件113作为硬掩模的反应离子蚀刻(RIE)来实施。但是，可以利用任何合适的工艺。
一旦已经去除鳍107的这些部分，放置并且图案化硬掩模(未单独示出)以覆盖伪栅电极111以防止生长，并且源极/漏极区域201可以再生长为与鳍107的每个接触。在实施例中，源极/漏极区域201可以再生长，并且在一些实施例中，源极/漏极区域201可以再生长以形成应力源，该应力源将向鳍107的位于堆叠件115下面的沟道区域施加应力。在鳍107包括硅并且FinFET是p型器件的实施例中，源极/漏极区域201可以通过选择性外延工艺用诸如硅的材料或具有与沟道区域不同的晶格常数的诸如硅锗的其它材料再生长。在其它实施例中，源极/漏极区域201可以包括诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、这些的组合等的材料。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等的前体，并且可以持续约5分钟和约120分钟之间，诸如约30分钟。
在实施例中，源极/漏极区域201可以形成为具有约5和约1000之间的厚度，并且在第一隔离区域105上方可以具有在约
Figure BDA0003207262140000071
和约
Figure BDA0003207262140000072
之间的高度，诸如约
Figure BDA0003207262140000073
在该实施例中，源极/漏极区域201可以形成为在第一隔离区域105的上表面之上具有约5nm和约250nm之间的高度，诸如约100nm。但是，可以利用任何合适的高度。
一旦形成源极/漏极区域201，可以通过注入适当的掺杂剂以补充鳍107中的掺杂剂来将掺杂剂注入至源极/漏极区域201中。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。在另一实施例中，可以注入诸如磷、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模来注入这些掺杂剂。应该指出，本领域的普通技术人员将意识到许多其它工艺、步骤等可以用于注入掺杂剂。例如，本领域的普通技术人员将意识到，可以使用间隔件和衬垫的各种组合来实施多个注入以形成具有适合于特定目的的具体形状或特性的源极/漏极区域。这些工艺中的任何一个可以用于注入掺杂剂，并且以上描述并不意味着将本发明限制于以上提出的步骤。
此外，此时在源极/漏极区域201的形成期间去除覆盖伪栅电极111的硬掩模。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿蚀刻或干蚀刻工艺来去除硬掩模。但是，可以利用任何合适的去除工艺。
一旦已经去除硬掩模，可以沉积第一蚀刻停止层204(为了清楚起见，未在图2中单独示出，但是在下面的图3中示出并且可见)。在实施例中，第一蚀刻停止层204可以使用等离子体增强化学汽相沉积(PECVD)由氧化硅或氮化硅形成，但是也可以使用其它材料(诸如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其它电介质、它们的组合等)和形成第一蚀刻停止层204的其它技术(诸如低压CVD(LPCVD)、PVD等)。第一蚀刻停止层204可以具有在约
Figure BDA0003207262140000081
和约
Figure BDA0003207262140000082
之间的厚度。
图2也示出了堆叠件115和源极/漏极区域201上方的层间介电(ILD)层203(在图2中以虚线示出以便更清楚地示出下面的结构)的形成。ILD层203可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。ILD层203可以使用诸如PECVD的工艺形成，但是可以使用诸如LPCVD的其它工艺。ILD层203可以形成为在约
Figure BDA0003207262140000083
和约
Figure BDA0003207262140000084
之间的厚度。一旦形成，ILD层203可以使用例如诸如化学机械抛光工艺的平坦化工艺与第一间隔件113一起平坦化，但是可以利用任何合适的工艺。
图3示出了图2的结构沿线3-3’的截面图，同时也示出了图2中未示出的额外结构，并且也示出了在形成ILD层203之后，可以去除并且替换伪栅电极111和伪栅极电介质109的材料，以形成栅极堆叠件205。在实施例中，可以使用例如湿蚀刻或干蚀刻工艺去除伪栅电极111和(如果期望)伪栅极电介质109，该湿蚀刻或干蚀刻工艺利用对伪栅电极111的材料具有选择性的蚀刻剂。但是，可以利用任何合适的去除工艺。
一旦已经去除伪栅电极111，可以再填充留下的开口以形成栅极堆叠件205。在特定实施例中，栅极堆叠件205包括第一介电材料、第一金属材料、第二金属材料和第三金属材料。在实施例中，第一介电材料是通过诸如原子层沉积、化学汽相沉积等工艺沉积的高k材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等。第一介电材料可以沉积至约
Figure BDA0003207262140000091
和约
Figure BDA0003207262140000092
之间的厚度，但是可以利用任何合适的材料和厚度。
第一金属材料可以形成为与第一介电材料相邻并且可以由金属材料形成，诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积第一金属材料至约
Figure BDA0003207262140000093
和约
Figure BDA0003207262140000094
之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第二金属材料可以形成为与第一金属材料相邻，并且在特定实施例中，可以类似于第一金属材料。例如，第二金属材料可以由金属材料形成，诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。此外，可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积第二金属材料至约
Figure BDA0003207262140000095
和约
Figure BDA0003207262140000096
之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第三金属材料填充开口的通过去除伪栅电极111留下的剩余部分。在实施例中，第三金属材料是金属材料，诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等，并且可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来沉积以填充和/或过填充通过去除伪栅电极111留下的开口。在特定实施例中，第三金属材料可以沉积至约
Figure BDA0003207262140000097
和约
Figure BDA0003207262140000098
之间的厚度，但是可以利用任何合适的材料、沉积工艺和厚度。
一旦已经填充通过去除伪栅电极111留下的开口，可以平坦化材料以便去除通过去除伪栅电极111留下的开口外部的任何材料。在特定实施例中，去除可以使用诸如化学机械抛光的平坦化工艺来实施。但是，可以利用任何合适的平坦化和去除工艺。
可选的，在已经形成并且平坦化栅极堆叠件205的材料之后，栅极堆叠件205的材料可以凹进并且覆盖有导电覆盖层301和介电覆盖层303。在实施例中，可以使用例如利用对栅极堆叠件205的材料具有选择性的蚀刻剂的湿蚀刻或干蚀刻工艺来使栅极堆叠件205的材料凹进。在实施例中，栅极堆叠件205的材料可以凹进约5nm和约150nm之间的距离，诸如约120nm。但是，可以利用任何合适的工艺和距离。
一旦栅极堆叠件205的材料已经凹进，导电覆盖层301可以使用选择性沉积工艺沉积在栅极堆叠件205的材料上的凹槽内。在一些实施例中，选择性沉积是无氟钨沉积，并因此导电覆盖层301可以不含氟。在一些实施例中，选择性沉积工艺(其进一步是无氟钨沉积)是使用氢(H2)前体和氯化钨前体的ALD工艺。在其它实施例中，选择性沉积工艺是CVD工艺，诸如使用氯化钨前体的MOCVD工艺。氯化钨前体可以是五氯化钨、六氯化钨、另一种氯化钨或它们的组合。在一些实施例中，导电覆盖层301形成为2.5nm至3.3nm的范围内的高度。但是，可以利用任何合适的尺寸。
可以沉积介电覆盖层303并且与第一间隔件113一起平坦化。在实施例中，介电覆盖层303是使用诸如原子层沉积、化学汽相沉积、溅射等沉积工艺沉积的材料，诸如SiN、SiON、SiCON、SiC、SiOC、这些的组合等。介电覆盖层303可以沉积至约
Figure BDA0003207262140000101
和约
Figure BDA0003207262140000102
之间的厚度，并且然后使用诸如化学机械抛光的平坦化工艺来平坦化，从而使得介电覆盖层303与第一间隔件113共面。
一旦已经平坦化介电覆盖层303，穿过ILD层203和第一蚀刻停止层204形成接触件305以制成与源极/漏极区域201物理和电接触。在实施例中，接触件305可以通过最初形成穿过ILD层203和第一蚀刻停止层204的源极/漏极接触开口来形成。在实施例中，源极/漏极接触开口可以使用一个或多个蚀刻工艺以依次蚀刻穿过ILD层203和第一蚀刻停止层204来形成。但是，任何合适的一个工艺或多个工艺可以用于形成源极/漏极接触开口并且暴露源极/漏极区域201。
一旦已经暴露源极/漏极区域201，可以在源极/漏极区域201上形成可选的硅化物接触件(未单独示出)。硅化物接触件可以包括钛、镍、钴或铒以便减小接触件的肖特基势垒高度。但是，也可以使用其它金属，诸如铂、钯等。硅化可以通过适当金属层的毯式沉积以及随后的使得金属与下面的暴露的硅反应的退火步骤来实施。然后去除未反应的金属，诸如用选择性蚀刻工艺。硅化物接触件的厚度可以在约5nm和约50nm之间。
一旦已经形成硅化物接触件，形成接触件305。在实施例中，接触件305可以是导电材料，诸如Co、W、Al、Cu、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、这些的组合等，但是可以使用诸如溅射、化学汽相沉积、电镀、化学镀等的沉积工艺来沉积任何合适的材料以填充和/或过填充开口。一旦填充或过填充，可以使用诸如化学机械抛光(CMP)的平坦化工艺去除开口外部的任何沉积的材料。但是，可以利用任何合适的材料和形成工艺。
图3通过示出栅极堆叠件205上方的第二蚀刻停止层307的形成继续。在实施例中，第二蚀刻停止层307可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅或氧化硅形成，但是可以使用其它材料(诸如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其它电介质、它们的组合等)和形成第二蚀刻停止层307的其它技术(诸如低压CVD(LPCVD)、PVD等)。第二蚀刻停止层307可以具有介于约
Figure BDA0003207262140000111
与约
Figure BDA0003207262140000112
之间的厚度。
图3额外示出了第二ILD层311的形成。第二ILD层311可以包括氧化物材料，诸如SiOx、SiON、SiCON、SiC、SiOC、SiCxNy，但是可以使用任何其它合适的材料，诸如硼磷硅酸盐玻璃(BPSG)或任何其它低k介电层。第二ILD层311可以使用诸如PECVD的工艺来形成，但是也可以使用诸如LPCVD的其它工艺。第二ILD层311可以形成为约
Figure BDA0003207262140000113
和约
Figure BDA0003207262140000114
之间的厚度，诸如
Figure BDA0003207262140000115
一旦形成，第二ILD层311可以使用例如诸如化学机械抛光工艺的平坦化工艺来平坦化，但是可以利用任何合适的工艺。
图4示出了第二ILD层311上方光刻胶的形成，为形成至源极/漏极区域201的开口做准备。在实施例中，光刻胶可以包括底部抗反射涂覆(BARC)层401、中间掩模层403和第一顶部感光层405。施加BARC层401为第一顶部感光层405的施加做准备。顾名思义，BARC层401用于防止在第一顶部感光层405曝光期间能量(例如，光)的不可控和不期望的反射回至上面的第一顶部感光层405中，从而防止反射光在第一顶部感光层405的不期望的区域中引起反应。此外，BARC层401可以用于提供平坦表面，有助于减少以一定角度撞击的能量的负面影响。
中间掩模层403可以放置在BARC层401上方。在实施例中，中间掩模层403是硬掩模材料，诸如氮化硅、氧化物、氮氧化物、碳化硅、这些的组合等。用于中间掩模层403的硬掩模材料可以通过诸如化学汽相沉积(CVD)的工艺形成，但是也可以利用其它工艺，诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、旋涂或者甚至氧化硅形成以及随后的氮化。可以利用形成或以其它方式放置硬掩模材料的任何合适的方法或方法的组合，并且所有这样的方法或组合完全旨在包括在实施例的范围内。中间掩模层403可以形成为约
Figure BDA0003207262140000121
和约
Figure BDA0003207262140000122
之间的厚度，诸如约
Figure BDA0003207262140000123
在实施例中，第一顶部感光层405使用例如旋涂工艺施加在中间掩模层403上方，并且包括光刻胶聚合物树脂以及光刻胶溶剂中的一种或多种光活性化合物(PAC)。一旦已经施加BARC层401、中间掩模层403和第一顶部感光层405的每个，第一顶部感光层405暴露于图案化的能量源(例如，光)。PAC将吸收图案化的光源并且在第一顶部感光层405的暴露的那些部分中生成反应物，从而引起与可以显影的光刻胶聚合物树脂的随后反应，以便在第一顶部感光层405内复制图案化的能量源。一旦已经发生反应，显影第一顶部感光层405以便在第一顶部感光层405内创建第一开口407。
图5示出了一旦第一开口407已经形成在第一顶部感光层405内，然后第一顶部感光层405可以用作掩模以使用一个或多个蚀刻工艺将图案延伸至中间掩模层403和BARC层401中。类似地，一旦已经图案化中间掩模层403和BARC层401，中间掩模层403和BARC层401可以用作掩模以将第一开口407延伸穿过ILD层203和第二蚀刻停止层307以暴露接触件305。
在特定实施例中，延伸可以使用具有不同蚀刻剂、稀释剂、它们的组合等的一系列干蚀刻来实施。例如，可以使用利用甲烷和氮的组合的蚀刻工艺以及随后的利用氮的蚀刻工艺，并且然后使用CF4、氮、氩和氢的组合的蚀刻工艺可以用于蚀刻穿过中间掩模层403。然后可以使用用氮和氢的第一蚀刻以及随后的使用硫化羰(COS)、氧和氮的组合的蚀刻将图案延伸穿过BARC层401。
一旦已经蚀刻BARC层401，利用CF4、CHF3、氮和氩的蚀刻以及随后的使用C4F6、氧和氩的蚀刻可以用于蚀刻通过ILD层203。一旦已经蚀刻第一ILD层203，氧条可以用于去除第一顶部感光层405。然后，可以利用一系列利用CH3F和氢的衬垫去除蚀刻，以便穿过第二蚀刻停止层307延伸图案。最后，可以使用利用氮和氢的最后蚀刻。
但是，虽然以上已经描述了非常特别的一组蚀刻，但是该描述旨在说明而不旨在限制。相反，任何合适的蚀刻或蚀刻的组合可以用于将第一开口407延伸穿过各个层以便暴露接触件305。所有这样的蚀刻或蚀刻的组合完全旨在包括在实施例的范围内。
图6示出了接触件305内的凹槽601的形成。在实施例中，凹槽601可以通过使用诸如湿蚀刻或干蚀刻的蚀刻工艺使用对接触件305的材料具有选择性的蚀刻剂去除接触件305的材料(例如，钴)来形成。此外，可以形成凹槽601以延伸至接触件305中约5nm和约10nm之间的第一距离D1。但是，可以利用任何合适的距离和使材料凹进的任何合适的方法。
图6也示出了一旦已经形成凹槽601，可以对接触件305的暴露的表面实施处理，以便帮助防止随后沉积的材料沿第一开口407的侧壁选择性生长。在实施例中，处理可以是氧化处理，其处理侧壁但是也将与接触件305的暴露的材料反应以沿凹槽601的暴露的表面形成基底层603，诸如氧化物基底层。在实施例中，基底层603可以形成为原生氧化物材料，由此有意地或通过暴露于含氧环境气氛氧化接触件305的暴露的材料以形成氧化物材料。在有意地氧化暴露的材料的实施例中，氧化可以通过诸如用氧离子轰击以及随后的周围空气环境中的灰化工艺的工艺发生。因此，基底层603沿凹槽601的底部形成为与接触件305相邻并且可以具有约6nm的厚度。
但是，虽然已经描述了用于在凹槽601内形成基底层603的多个氧化工艺，但是这些旨在说明而不旨在限制。相反，可以利用形成基底层603的任何合适的方法。所有这样的方法完全旨在包括在实施例的范围内。
图7A至图7E示出了处理工艺(在图7A中由标记为701的波浪线表示)，其可以用于在没有材料分离的情况下部分或完全去除基底层603并且准备接触件305以接收上面的导电接触件801(未在图7A至图7E中示出，但是下面关于图8进一步示出和讨论)。图7B示出了为了开始处理工艺701，接触件305与基底层603(以及剩余结构)可以放置在第一处理系统700内，该第一处理系统700可以例如使用远程等离子体系统作为处理工艺701的一部分。
在实施例中，第一处理系统700可以从第一前体输送系统705接收第一处理前体，该第一前体输送系统705用于通过例如前体气体控制器713向处理室703供应期望的前体材料。在实施例中，第一前体输送系统705可以包括气体供应器707和流量控制器709，其中，气体供应器707可以是局部地定位在处理室703或远离处理室703定位的容器，诸如气体存储罐。在另一实施例中，气体供应器707可以是独立地制备第一处理前体并且将第一处理前体输送至流量控制器709的设施。用于第一处理前体的任何合适的源可以用作气体供应器707，并且所有这样的源完全旨在包括在实施例的范围内。
此外，在第一处理前体以固态或液态存储的实施例中，气体供应器707可以存储载气并且可以将载气引入前体罐(未单独示出)中，该前体罐以固态或液态存储第一处理前体。然后载气用于推动并且携带第一处理前体，因为它在被发送至前体气体控制器713之前蒸发或升华至前体罐的气态部分中。任何合适的方法和单元的组合可以用于提供第一处理前体，并且所有这样的单元的组合完全旨在包括在实施例的范围内。
气体供应器707可以向流量控制器709供应期望的第一处理前体。流量控制器709可以用于控制第一处理前体至前体气体控制器713以及最终至处理室703的流量，从而也有助于控制处理室703内的压力。流量控制器709可以是例如比例阀、调节阀、针阀、压力调节器、质量流量控制器、这些的组合等。但是，可以利用用于控制和调节第一处理前体至前体气体控制器713的流量的任何合适的方法，并且所有这样的组件和方法完全旨在包括在实施例的范围内。
但是，如本领域普通技术人员将认识到的，虽然第一前体输送系统705在本文中已经描述为具有特定组件，但是这仅是说明性实例并且不旨在以任何方式限制实施例。可以利用具有任何类型和数量的单独组件的任何类型的合适的前体输送系统。所有这样的前体输送系统完全旨在包括在实施例的范围内。
第一前体输送系统705可以将其前体材料供应至前体气体控制器713中，该前体气体控制器713可以将第一前体输送系统705连接至处理室703并且将第一前体输送系统705与处理室703隔离，以便以期望的速率将期望的前体材料输送至处理室703。前体气体控制器713可以包括诸如阀门、流量计、传感器等的器件，以控制第一处理前体的输送速率，并且可以通过从控制单元715接收的指令来控制。前体气体控制器713在接收到来自控制单元715的指令后，可以打开和关闭阀门以将第一前体输送系统705连接至处理室703并且将期望的处理通过歧管716引导至等离子体块720。
图7C更详细示出了来自图7B的等离子体块720(或等离子体生成器)的实施例。在实施例中，等离子体块720具有从前体气体控制器713接收第一处理前体的入口731以及耦合以将第一处理等离子体721(从第一个处理前体转换而来，未在图7C中示出，但是在图7B中可见)输送至处理室703的出口733。第一处理前体进入等离子体块720并且在围绕等离子体块720的部分的磁芯735之间通过。磁芯735用于在离开出口733之前从进入等离子体块720的第一处理前体诱导第一处理等离子体721的形成。
磁芯735可以位于从入口731至出口733通过等离子体块720的流动路径的部分周围。在实施例中，磁芯735是变压器737的一部分(在图7C中用虚线737示出)，其中，初级线圈739形成变压器737的另一部分。在实施例中，初级线圈739可以具有约100和约1000之间的绕组，诸如约600。
为了从等离子体块720内的第一处理前体生成期望的第一处理等离子体721，例如，由控制单元715(见图7B)控制的短、高压电脉冲可以施加至初级线圈739。初级线圈739中的高压电脉冲转换成进入磁芯735的能量脉冲，这导致等离子体块720内的第一处理等离子体721的形成。在实施例中，高压脉冲可以在约10kHz和约30MHz之间，诸如约13.56MHz，而温度在约50℃和约200℃之间并且压力在约1torr和约20torr之间。
但是，虽然用磁线圈激发第一处理前体描述为可以与实施例一起使用的实施例，但是实施例不限于此。相反，任何合适的方法或结构可以用于激发第一处理前体以形成第一处理等离子体721。例如，在其它实施例中，高压脉冲可以施加至耦合至等离子体块720的电极(未示出)，或者第一处理前体可以暴露于紫外线辐射，该紫外线辐射可以用于激发第一处理前体并且形成第一处理等离子体721。激发第一处理前体的任何合适的方法和任何其它合适的等离子体诱导器件完全旨在包括在实施例的范围内。
等离子体块720包括入口731和出口733之间的圆形路径，第一处理前体可以在其中行进。在实施例中，圆形路径可以具有在约100mm和约500mm之间的第一长度L1(诸如约250mm)以及在约100mm和约500mm之间第一宽度W1(诸如约250mm)。类似地，通过等离子体块的圆形路径的内部可以具有在约20mm和约150mm之间的第二距离D2，诸如约70mm。但是，可以利用任何其它合适的结构或形状。
等离子体块720也包括内壳741和围绕内壳741的绝缘体743。绝缘体743可以用于电和热隔离等离子体块720的内壳741。在实施例中，内壳741包围并且密封第一处理前体和(在激发之后)第一处理等离子体721的圆形路径，以便引导第一处理前体和第一处理等离子体721通过等离子体块720。
等离子体块720也可以包括可以用于测量等离子体块720内的条件的传感器745。在实施例中，传感器745可以是用于测量等离子体的电流和功率的电流探针，作为至控制单元715的反馈回路的一部分(见图7B)。此外，传感器745也可以包括光学传感器或可以用于测量和控制等离子体块720内的等离子体生成的任何其它测量器件。
现在返回至图7B，一旦已经生成第一处理等离子体721，第一处理等离子体721可以导入处理室703中。处理室703可以接收第一处理等离子体721并且将第一处理等离子体721暴露于接触件305，并且处理室703可以是适合于分散第一处理等离子体721并且使第一处理等离子体721与接触件305接触的任何期望的形状。在图7B中所示的实施例中，处理室703具有圆柱形侧壁和底部。但是，处理室703不限于圆柱形，并且可以利用任何其它合适的形状，诸如空心方形管、八边形形状等。此外，处理室703可以被由对各种工艺材料具有惰性的材料制成的外壳719围绕。因此，虽然外壳719可以是能够承受沉积工艺中涉及的化学物质和压力的任何合适的材料，但是在实施例中，外壳719可以是钢、不锈钢、镍、铝、这些的合金、这些的组合等。
在处理室703内，接触件305可以放置在安装平台722上，以便在处理工艺701期间定位并且控制接触件305。处理室703也可以具有用于排出气体以离开处理室703的排气口725。真空泵724可以连接至处理室703的排气口725以便帮助排出废气。在控制单元715的控制下，真空泵724也可以用于将处理室703内的压力减小和控制至期望的压力，并且也可以用于从处理室703排出前体材料。
在具体实施例中，处理工艺701通过将第一处理前体放入第一前体输送系统705中或使第一处理前体由第一前体输送系统705形成来开始。在实施例中，第一处理前体可以是可以减少和去除基底层603的前体，但是这也将有助于减少和/或防止接触件305的剩余材料(例如，钴)分离并且导致沿接触件305的表面出现空隙。在特定实施例中，第一处理前体可以是氢(H2)、氧(O2)、氩(Ar)、这些的组合等。但是，可以利用任何合适的前体。
此外，在第一处理前体是气体的实施例中，稀释气体用于帮助携带第一处理前体并且也用于帮助激发等离子体。在一些实施例中，稀释气体可以是诸如氩、氮、氦、这些的组合等的气体。稀释气体可以添加至第一前体输送系统705本身内，或者也可以单独添加，并且然后在离开前体气体控制器713的歧管716内与第一处理前体组合。但是，可以利用任何合适的稀释气体和任何合适的混合方法。
一旦第一处理前体和稀释气体已经放入第一前体输送系统705中，处理工艺701可以通过控制单元715向前体气体控制器713发送指令以将第一前体输送系统705连接至歧管716来开始。在实施例中，歧管716内的流速可以控制为使得第一处理前体(例如，H2)与稀释气体(例如，氩)的流速比率在约1:1和约1:2之间。如果稀释气体(例如，氩)的比例高于该量，则第一处理前体(例如，氢气)的离子解离达到饱和并且它不参与反应。此外，如果稀释气体的比例低于该范围，则稀释气体的量不足以帮助第一处理前体解离。
一旦第一处理前体在歧管716内，第一处理前体可以进入等离子体块720。在等离子体块720中，第一处理前体和载气将转换为第一处理等离子体721。一旦转换，然后将第一处理等离子体721送入处理室703中。
在处理工艺701期间，环境条件可以保持在有助于去除基底层603同时仍然减少或防止接触件305的材料(例如，钴)的分离的压力和温度下。例如，在一些实施例中，处理室703内的环境条件可以具有在约1T和约2T之间的压力，并且处理室703可以保持在约200℃和约300℃之间的温度下。此外，处理工艺701可以在约1000W和约2000W之间的功率下实施约90秒和约180秒之间的时间。但是，可以利用任何合适的条件。
一旦在处理室703中，第一处理等离子体721将开始与基底层603反应并且开始去除基底层603，图7A示出了部分反应，其中基底层603的一部分减少。但是，通过利用本文讨论的工艺，基底层603的部分去除将不会使得接触件305的下面的材料(例如，钴)分离成不同的结晶区域。通过防止或至少最小化接触件305的材料分离，可以实现接触件305的更光滑和更清洁的表面。
图7D示出了虽然第一处理701可以在任何合适的时间停止(例如，第一处理701可以在已经去除基底层603的部分但不是全部之后停止)，但是在一些实施例中，可以继续第一处理701直至已经完全去除基底层603。因此，接触件305暴露而不存在基底层603的任何部分。
图7E示出了可选地此时，在已经实施第一处理701的远程等离子体处理之后，可以实施第二等离子体处理。在实施例中，第二等离子体处理可以不是远程等离子体处理，而是可以直接在结构上方生成等离子体，诸如电荷耦合等离子体生成。例如，并且如图7E中所示，接触件305可以放置在第二处理系统750中用于第二等离子体处理。
在实施例中，第二处理系统750可以是与第一处理系统700不同的系统，但是仍然可以具有许多类似的组件，从而使得，为了清楚起见，类似的组件类似地标记为以上关于第一处理系统700描述的组件。在其它实施例中，第二处理系统750实际上可以是与第一处理系统700相同的物理结构，其中第一处理系统700包括如下所描述的所有设备。在这样的实施例中，未用作第二等离子体处理的一部分的设备的部件(诸如等离子体块720)未在图7E中示出，因为它们未在使用中，但是可能仍然物理存在。
在实施例中，除了以上已经描述的结构之外，第二处理系统750也包括用作等离子体发生器的上电极751。在实施例中，等离子体发生器可以是变压器耦合等离子体发生器并且可以是例如线圈。线圈可以附接至第一RF发生器753，第一RF发生器753用于向上电极751提供功率(在控制单元715的控制下)以便在引入例如第二处理前体期间激发等离子体。
但是，虽然以上将上电极751描述为变压器耦合等离子体发生器，但是实施例并不旨在限于变压器耦合等离子体发生器。相反，也可以利用任何合适的生成等离子体的方法，诸如电感耦合等离子体系统、电子回旋共振等。所有这样的方法完全旨在包括在实施例的范围内。
此外在这个实施例中，安装平台722可以额外包括耦合至第二RF发生器757的第二电极755。在处理工艺期间，第二电极755可以通过第二RF发生器757(在控制单元715的控制下)以RF电压电偏置。通过电偏置，第二电极755用于向进入的等离子体提供偏压并且帮助将它们激发成等离子体。此外，第二电极755也用于通过维持偏压来在工艺期间维持等离子体。
为了开始工艺，第一处理前体可以再次放置在第一前体输送系统705中。在实施例中，第一前体递送可以单独使用或者与如以上所描述的稀释气体一起使用。此外，接触件305将放置或保持在安装平台722上，并且第一处理前体作为气体(不是等离子体)引入处理室703。
一旦第一处理前体存在于处理室703内，控制单元715将实施激发步骤，并且通过在约1torr和约5torr之间的压力下以及约90℃和约180℃之间的温度下将60MHz的RF功率设定为在约100W和约200W之间，将第一处理前体(或第一处理前体和稀释气体的组合)激发成等离子体。激发步骤可以维持在约4s和约30s之间的时间以便确保等离子体的激发。
此外，虽然一些实施例利用第一处理前体的单次激发，但是其它实施例可以利用激发第一处理前体的多个循环。例如，第一处理前体可以被第一次激发，并且然后在再次被激发之前允许返回至非等离子体状态。该循环可以根据需要重复多次，诸如三次或更多次，诸如六个循环。
通过利用可选的直接轰击工艺，可以实现组合工艺以便实现直接轰击工艺的益处(例如，有助于确保在工艺结束时完全去除基底层603)，同时也最小化使用直接轰击工艺的时间量。随着使用的时间越短，损坏也会发生越少，从而限制最终结构中存在的缺陷数量。
图8示出了导电接触件801的形成(在完全去除或不去除基底层603的任一实施例上)。导电接触件801可以包括导电材料，诸如W、Al、Cu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等。在一些实施例中，导电接触件801包括钨。导电接触件801可以通过任何合适的方法形成，诸如例如，CVD、等离子体增强CVD(PECVD)、MOCVD、热CVD、PVD、ALD等。在一些实施例中，使用热CVD工艺实施自底向上的沉积工艺。可以使用WF6和H2作为工艺气体(当要生长钨时)实施自底向上的沉积工艺。但是，可以利用任何合适的材料和工艺。
可以控制导电接触件801的垂直生长以产生在48nm至67nm范围内的导电接触件801的高度，这可以有利于产生具有与随后平坦化兼容的期望高度的导电接触件801。具有小于48nm的高度的导电接触件801可能比随后的平坦化短，这可能导致随后沉积的介电层覆盖导电接触件801的顶面并且降低性能。具有大于67nm的高度的导电接触件801可能导致IMD层143的顶面上的过生长，这可能导致随后平坦化的过重负担。
在一些实施例中，对导电接触件801的顶面实施锗注入工艺或锗离子轰击，以便帮助加强导电接触件801与周围层之间的界面。通过加强界面，随后在平坦化工艺(下面进一步描述)期间施加并且通过裂缝向下渗出的CMP浆料的量可以减少。
一旦已经实施锗注入工艺，在诸如CMP的平坦化工艺之前，可以在导电接触件801上方形成牺牲层或缓冲层(未单独示出)。特别地，因为形成工艺可以使得导电接触件801的一些顶面是凹的，而导电接触件801的其它顶面是凸的，所以随后的CMP可能引起抛光不足或过抛光的缺陷。因此，牺牲层可以形成在导电接触件801上，以便通过使导电接触件801负担过重并且作为CMP工艺中的停止线来减少抛光不足或过抛光的缺陷。在一些实施例中，牺牲层包括一层或多层Ti、TiN和钨。Ti和TiN的牺牲层可以使用诸如CVD、PVD、ALD、这些的组合等的方法形成。钨的牺牲层可以使用与导电接触件801类似的方法和材料形成。但是，可以使用任何合适的方法或材料。
图9示出了此时可以形成穿过第二ILD层311的可选的额外通孔(仅其顶部在图9中示出)。在实施例中，通孔可以如以上关于导电接触件801所描述的那样形成，例如通过在第二ILD层中或穿过第二ILD层形成开口，以及然后用导电材料填充和过填充开口(其过填充的部分示出为位于导电接触件801上面)。但是，可以利用形成额外通孔的任何合适的方法，并且所有这样的方法和材料完全旨在包括在实施例的范围内。
图10示出了一旦已经形成额外通孔的材料以填充和/或过填充穿过第二ILD层311的开口，可以使用诸如化学机械抛光(CMP)的平坦化工艺去除穿过第二ILD层311的开口外部的任何沉积的材料。但是，可以利用任何合适的材料和形成工艺。因此，平坦化导电接触件801和额外通孔(其在图10中所示的特定视图中不可见)以与第二ILD层311的材料共面。
图11示出了在一些实施例中，可以进一步使用平坦化工艺或不同的平坦化工艺以便减小第二ILD层311的高度并且去除任何皲裂轮廓或其它缺陷。在一些实施例中，第二ILD层311的高度可以减小约52nm的距离，从而使得第二ILD层311可以具有在约10nm和约25nm之间的端部高度，诸如约18nm。但是，可以利用任何合适的高度。
图11也示出了形成在导电接触件801上方的IMD层1007的形成，以替换在先前平坦化工艺中由第二ILD层311损失的高度。IMD层1007可以使用与以上关于图3所描述的第二ILD层311类似的工艺和材料形成。但是，可以使用任何合适的工艺或材料。
一旦已经形成IMD层1007，可以利用额外的处理步骤以便进一步完成整个半导体器件。例如，可以制造额外的金属化层，可以沉积并且图案化一个或多个钝化层，并且可以放置外部连接件，以便为至、来自以及在半导体器件内的有源器件和其它器件之间的电源、接地和信号连接提供路径。但是，任何其它合适的步骤和/或方法可以用于帮助制造半导体器件。
但是，通过利用远程等离子体以帮助从接触件305去除基底层607，去除工艺将在基底层607的减少和去除期间具有减少的物理轰击量。因此，增加下面的接触件305的材料的表面粗糙度的量的物理损坏将减少，并且实现了材料分离量的总体减少。分离的减少也使得沿接触件305表面出现的空隙减少。随着形成更少的空隙，接触件305的顶面和上面的导电接触件801的底面之间的混合更少，并且可以实现接触件305和导电接触件801之间的更清洁的界面，从而减少导电接触件801的材料损失(例如，钨损失的减少)并且增加总良率。
根据实施例，制造半导体器件的方法包括：形成至源极/漏极区域的接触件，接触件与半导体鳍相邻；在接触件上方沉积介电层；通过介电层暴露接触件；将接触件放入处理室中；在处理室外部生成等离子体；将等离子体引入处理室；以及沉积与接触件物理接触的导电材料。在实施例中，生成等离子体使用电感耦合等离子体。在实施例中，生成等离子体使用氢作为前体。在实施例中，在引入等离子体期间，处理室保持在约1Torr和约2Torr之间的压力下。在实施例中，在引入等离子体期间，处理室保持在约200℃的温度下。在实施例中，接触件包括钴。在实施例中，引入等离子体使得钴分离不超过50％。
根据另一实施例，制造半导体器件的方法包括：形成穿过介电层的开口以暴露源极/漏极接触件；氧化源极/漏极接触件的部分以形成基底层；用远程等离子体工艺去除基底层，远程等离子体工艺利用电感耦合氢等离子体；以及将导电材料沉积至源极/漏极接触件上。在实施例中，远程等离子体工艺也利用氩等离子体。在实施例中，去除基底层在约1Torr和约2Torr之间的压力下实施。在实施例中，去除基底层在约200℃的温度下实施。在实施例中，源极/漏极接触件包括钴。在实施例中，导电材料包括钨。在实施例中，方法还包括：将锗注入至导电材料中。
根据又一实施例，制造半导体器件的方法包括：通过介电层中的开口使源极/漏极接触件凹进；通过开口氧化源极/漏极接触件的顶面以形成基底层；用氢等离子体和氩等离子体去除基底层，其中，氢等离子体和氩等离子体在远程等离子体单元中生成；以及将导电材料沉积至开口中。在实施例中，源极/漏极接触件包括钴。在实施例中，沉积导电材料沉积钨。在实施例中，方法还包括将锗注入至导电材料中。在实施例中，方法还包括平坦化导电材料。在实施例中，方法还包括：在用氢等离子体和氩等离子体去除基底层之后，将源极/漏极接触件暴露于使用电荷耦合等离子体生成工艺生成的第二等离子体。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成至源极/漏极区域的接触件，所述接触件与半导体鳍相邻；
在所述接触件上方沉积介电层；
通过所述介电层暴露所述接触件；
将所述接触件放入处理室中；
在所述处理室外部生成等离子体；
将所述等离子体引入处理室；以及
沉积与所述接触件物理接触的导电材料。
2.根据权利要求1所述的方法，其中，生成所述等离子体使用电感耦合等离子体。
3.根据权利要求1所述的方法，其中，生成所述等离子体使用氢作为前体。
4.根据权利要求1所述的方法，其中，在引入所述等离子体期间，所述处理室保持在1Torr和2Torr之间的压力下。
5.根据权利要求4所述的方法，其中，在引入所述等离子体期间，所述处理室保持在200℃的温度下。
6.根据权利要求1所述的方法，其中，所述接触件包括钴。
7.根据权利要求6所述的方法，其中，引入所述等离子体使得所述钴分离不超过50％。
8.一种制造半导体器件的方法，所述方法包括：
形成穿过介电层的开口以暴露源极/漏极接触件；
氧化所述源极/漏极接触件的部分以形成基底层；
用远程等离子体工艺去除所述基底层，所述远程等离子体工艺利用电感耦合氢等离子体；以及
将导电材料沉积至所述源极/漏极接触件上。
9.根据权利要求8所述的方法，其中，所述远程等离子体工艺也利用氩等离子体。
10.一种制造半导体器件的方法，所述方法包括：
通过介电层中的开口使源极/漏极接触件凹进；
通过所述开口氧化所述源极/漏极接触件的顶面以形成基底层；
用氢等离子体和氩等离子体去除所述基底层，其中，所述氢等离子体和所述氩等离子体在远程等离子体单元中生成；以及
将导电材料沉积至所述开口中。
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