CN107450010A - Ic退化管理电路、系统和方法 - Google Patents

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Abstract

公开了一种IC退化传感器。所述IC退化管理传感器包括在环形振荡器结构中电连接的奇数个第一逻辑门，每个第一逻辑门都具有输入和输出。每个第一逻辑门进一步包括第一PMOS晶体管、第一NMOS晶体管并且第二逻辑门具有输入和输出。所述第二逻辑门的输入是所述第一逻辑门的输入，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极电连接到所述第二逻辑门的输出，并且所述第二逻辑门的输出是所述第一逻辑门的输出。本发明还提供了一种退化管理系统和方法。

Description

IC退化管理电路、系统和方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及IC退化管理电路系统和方法。
背景技术
由于CMOS技术已接近其基础物理限制，所以集成电路(IC)设计行业面临着前所未有的挑战。工艺可行性、泄漏功耗和器件可靠性问题已出现并引起了严重关注，其抵消了传统器件缩放所带来的性能优势。尤其是，随着器件尺寸和电压裕度的缩小，由偏置温度不稳定性(BTI)和热载流子注入(HCI)等器件可靠性问题所引起的参数偏移或电路故障变得越来越严重。最近，有关老化的电路退化已成为芯片设计者的新挑战，因为在此前散热适度、工作容限充足的系统中，其影响并不明显。但是，现代芯片中的更高的电压压力和升高的温度提高了电路老化程度，从而在高性能系统的设计思考中显得越来越重要。此外，高介电常数/金属栅极器件等工艺改进带来了新的包括N型器件中的正-BTI(PBTI)等的退化问题，从而加入到已经很复杂的老化行为中。
IC设计(例如，三维(3D)IC设计)中的主要问题是确保可靠性和质量。由于老化和退化所引起的故障会影响IC组件的可靠性和质量。已知故障机制的示例包括：(1)电迁移(EM)：电子和金属原子在互连线上的定向传输导致退化和最终故障；(2)随时间电介质击穿(TDDB)：由于持续应用电场造成栅极氧化层耗尽，可导致栅极氧化物和衬底之间电短路；(3)热载流子注入(HCI)：获得了足够动能的电子克服势垒到达栅极氧化层，并导致阈值电压变化(shift)和性能退化；(4)负偏置温度不稳定性(NBTI)：栅极氧化层中所捕获的空穴导致阈值电压变化。负栅极电压和正栅极电压之间的切换导致性能退化和从NBTI退化恢复；(5)应力迁移(SM)：由于金属膨胀率之间的差异所产生的机械应力导致该故障；以及(6)热循环(CT)：室温的温度循环造成二氧化硅层中的疲劳积累。环形振荡器是包括奇数个逻辑门的器件，其输出在两个电压电平之间振荡(表示true和false的逻辑门)。逻辑门通常连接成链，链中的最后一个逻辑门的输出反馈至第一逻辑门。高温是导致晶体管过早老化和退化的原因之一。环形振荡器用作晶圆级的温度传感器，以通过利用振荡频率和温度之间的线性关系来监测晶体管老化。此外，可使用环形振荡器来检测和测量由PMOS HCI、PMOSBTI、NMOS HCI和NMOS BTI等各种AC应力和DC应力所导致的老化和退化。
发明内容
根据本发明的一方面，提供了一种IC退化管理传感器，包括：奇数个第一逻辑门，电连接为环形振荡器结构，每个第一逻辑门具有输入和输出，其中，每个第一逻辑门进一步包括：第一PMOS晶体管；第一NOMS晶体管；和第二逻辑门，具有输入和输出，其中，所述第二逻辑门的输入是所述第一逻辑门的输入；其中，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极电连接到所述第二逻辑门的输出，并且所述第二逻辑门的输出是所述第一逻辑门的输出。
根据本发明的另一方面，提供了一种用于退化管理的系统，包括：管理单元，包括处理器；多个管芯，电连接到所述管理单元，每个管芯包括传感器，所述传感器被配置用于测量所述传感器中的至少一个节点的至少一个电特征；多条信号线，将所述多个管芯中的每个与所述管理单元电连接，其中，所述多个管芯之间共用每条信号线，以便将所述至少一个电特征传送至所述管理单元；以及多条控制线，将所述管理单元与所述多个管芯电连接，以进行通信。
根据本发明的又一方面，提供了一种用于退化管理的方法，所述方法包括以下步骤：从多个管芯中的所选的一个管芯处测量应力参数的第一实例；在第一应力时段内对所选管芯的IC退化管理传感器应用应力模式设置；在所述第一应力时段后，对于所选管芯的IC退化管理传感器切换为测量模式设置；在所述第一应力时段后测量所述应力参数的第二实例；并且生成所选管芯的预测寿命值。
附图说明
结合附图阅读以下详细说明，可更好地理解本发明的各方面。值得注意的是，根据工业中的标准的实践，许多功能件并非按比例绘制。实际上，为论述清楚，各功能件的尺寸可任意增加或减少。
图1是根据一些实施例的退化管理系统的框图。
图2A是根据一些实施例的包含奇数个反相器级的环形振荡器的示意图。
图2B是根据一些实施的图2A中所示的环形振荡器中的反相器的示意图。
图3是示出根据一些实施例的施加到图2A中所示环形振荡器的AC应力的示图。
图4A是示出根据一些实施例的施加到图2B中所示的反相器的应力模式1AC应力的示意图。
图4B是示出根据一些实施例的施加到图2B中所示的反相器的应力模式2DC PMOSHCI应力的示意图。
图4C是示出根据一些实施例的施加到图2B中所示的反相器的应力模式3DC NMOSHCI应力的示意图。
图5是示出根据一些实施例的AC频率的对数和图4A所示的应力模式1中的反相器的应力时间之间的线性关系的曲线图。
图6A是示出根据一些实施例的图4B中所示的应力模式2的应力模式设置的示意图。
图6B是示出根据一些实施例的图4B中所示的应力模式2的测量模式设置的示意图。
图6C是示出根据一些实施例的DC电流的对数和图4B中所示的应力模式2中反相器的应力时间之间的线性关系的曲线图。
图7A是示出根据一些实施例的图4C中所示的应力模式3的应力模式设置的示意图。
图7B是示出根据一些实施例的图4C中所示的应力模式3的测量模式设置的示意图。
图7C示出了根据一些实施例的DC电流的对数和图4C中所示的应力模式3中反相器的应力时间之间的线性关系的曲线图。
图8A是示出根据一些实施例的应力模式4的应力模式设置的示意图。
图8B是示出根据一些实施例的应力模式4的测量模式设置的示意图。
图8C是示出根据一些实施例的AC频率的对数和应力模式4中反相器的应力时间之间的线性关系的曲线图。
图9A是根据一些实施例的包含奇数个NAND门级的环形振荡器的示意图。
图9B是根据一些实施例的图9A中所示的环形振荡器中的NAND门的示意图。
图10是示出根据一些实施例的施加到图9A中所示的环形振荡器的AC应力的示意图。
图11A是示出根据一些实施例的施加到图9B中所示的NAND门的应力模式1AC应力的示意图。
图11B是示出根据一些实施例的施加到图9B中所示的NAND门的应力模式2DC NMOSBTI应力的示意图。
图11C是示出根据一些实施例的施加到图9B中所示的反相器的应力模式3DC NMOSHCI应力的示意图。
图12示出了根据一些实施例的AC频率的对数和图11A中所示的应力模式1中NAND门的应力时间之间的线性关系的曲线图。
图13A是示出根据一些实施例的图11B中所示的应力模式2的应力模式设置的示意图。
图13B是示出根据一些实施例的图11B中所示的应力模式2的测量模式设置的示意图。
图13C是示出根据一些实施例的DC电流的对数和图11B中所示的应力模式2中反相器的应力时间之间的线性关系的曲线图。
图14A是示出根据一些实施例的图11C中所示的应力模式3的应力模式设置的示意图。
图14B是示出根据一些实施例的图11C中所示的应力模式3的测量模式设置的示意图。
图14C是示出根据一些实施例的DC电流的对数和图11C中所示的应力模式3中反相器的应力时间之间的线性关系的曲线图。
图15A是根据一些实施例的包含奇数个NOR门级的环形振荡器的示意图。
图15B是根据一些实施例的图15A中所示的环形振荡器中NOR门的示意图。
图16是示出根据一些实施例的施加到图15A中所示环形振荡器的AC应力的示意图。
图17A是示出根据一些实施例的施加到图15B中所示的NOR门的应力模式1AC应力的示意图。
图17B是示出根据一些实施例的施加到图15B中所示的NOR门的应力模式2DC PMOSBTI应力的示意图。
图17C是示出根据一些实施例的施加到图15B中所示法反相器的应力模式3DCPMOS HCI应力的示意图。
图18是示出根据一些实施例的AC频率的对数和图17A中所示的应力模式1中NOR门的应力时间之间的线性关系的曲线图。
图19A是示出根据一些实施例的图17B中所示的应力模式2的应力模式设置的示意图。
图19B是示出根据一些实施例的图17B中所示的应力模式2的测量模式设置的示意图。
图19C是示出根据一些实施例的DC电流的对数和图17B中所示的应力模式2中反相器的应力时间之间的线性关系的曲线图。
图20A是示出根据一些实施例的图17C中所示的应力模式3的应力模式设置的示意图。
图20B是示出根据一些实施例的图17C中所示的应力模式3的测量模式设置的示意图。
图20C是示出根据一些实施例的DC电流的对数和图17C中所示的应力模式3中反相器的应力时间之间的线性关系的曲线图。
图21是示出根据一些实施例的包含五个反相器级的延迟线的示意图。
图22是示出根据一些实施例的退化测量方法的流程图。
具体实施方式
以下所公开的内容提供了不同的示范性实施例，用于实现主题的各种功能。以下描述组件与结构的具体实例，以简化对本发明的理解。当然，这些仅仅是实例，并非旨在限制。例如，在以下描述中，在第二部件上方或上形成的第一部件可包含实施例，使得所述第一部件和第二部件形成为直接接触的实施例，并且还包括附加部件形成在第一部件和第二部件之间，使得第一部件与第二部件不直接接触的实施例。此外，本发明可能在各种示例中重复参考数字和/或字母。此重复是为了简化和清楚的目的，且本身并不决定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上方”、“上部”等来描述如图中所示的一个元件或功能件与另一元件或功能件的关系。空间相对术语用以包含除了附图所示的方向之外在使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。除非另有明确说明，否则诸如“连接”和“互连”等关于附接、耦接等的术语是指结构直接或通过中间结构间接连接到另一结构的关系，以及两者可移动或刚性连接，或者其关系。同样地，除非另有明确说明，否则“耦接”、“连接”和“互连”等关于电耦接等的术语是指结构直接或通过中间结构间接地与另一结构通信的关系。
MOSFET的工作可根据终端电压分为三种不同模式。例如，对于增强模式，n型沟道MOSFET的三种工作模式为：(1)截止模式(也称为“亚阈值”或“弱反相”)，当VGS<Vth时，其中，VGS是栅极与源极偏置电压，Vth是器件导通的阈值电压；(2)三极管模式(也称为“线性”或“欧姆”模式)，当VGS>Vth且VDS<(VGS-Vth)；以及(3)饱和模式(也称为“有源”模式)，当VGS>Vth且VDS>(VGS-Vth)时，其中VDS是漏极与源极电压。饱和漏极电流Idsat是饱和模式中的漏极电流，并且线性漏极电流Idsiin是线性或欧姆模式中的漏极电流。
热载流子注入(HCI)是MOSFET展现出的效果，其中，载流子从硅衬底中的导电沟道注入栅极介电质(SiO2)。偏置温度不稳定性(BTI)是影响MOSFET的另一退化现象，即在温度升高时由负栅极电压产生的应变(stress)。
根据各种实施例，为检测和测量特定应力类型(例如，AC、DC、HCI、BTI)所引起的老化和退化，将环形振荡器配置为对应该特定应力类型的应力模式设置。在一些实施例中，各应力模式设置是该环形振荡器的不同节点处的一组电压设置。环形振荡器在该应力模式设置下通电一段时间，以进行应力检测，例如老化和退化检测。在检测周期结束后，环形振荡器切换为用于应力参数测量的不同设置。在测量模式设置下，与应力模式设置中所施加的电压相比较，环形振荡器的节点设置为不同的电压。然后，测量关于环形振荡器(例如，频率)和某些晶体管(例如，电流幅值和/或电压值)的各种信号特征，以反映晶体管的老化和退化情况。
根据一些实施例，采用了多种不同的应力检测周期，以获得相应的应力数据。例如，某些晶体管中电流的对数，或环形振荡器频率的对数随着时间的应力积累而线性降低。在应力积累的不同时间点收集应力数据。可分析这种应力数据组，以预测诸如晶体管等器件的剩余使用寿命。根据一些实施例，当测量的环形振荡器的频率或某些晶体管中的电流降低至预定阈值(例如，在一段应力期间后，初始值的预定百分比)时，则认为晶体管已退化。基于应力时间和频率的对数或电流的对数之间的线性关系，可以确定阈值频率或电流的相应阈值应力时间(threshold stress time)。按照定义，该阈值应力时间是晶体管的预测寿命(predicted lifetime)。下文中通过示出相应的实施方式的附图进行关于应力模式/设置和测量模式/设置的详细讨论。图1示出了根据一些实施例的退化管理系统100。退化管理系统100包括主器件或芯片110，其包含管理单元112和处理器113。该系统100进一步分别包括三个IC芯片120、130和140，各自包括相应的分频器121、131和141，以及相应的传感器122、132和142。在一些实施例中，传感器122、132和142被配置为管理单元112控制下的退化传感器。以下将进一步详细说明传感器122、132和142的示范性实施例。根据一些实施例，管理单元112选择检测的芯片，并测量其退化特征。每个传感器120、130和140具有至少一个检测模式(或应力模式)和至少一个测量模式。换言之，在检测模式中，用于相应节点的至少一组电压和/或电流被用于操作每个传感器，并且在测量模式中，用于相应节点的至少一组电压和/或电流被用于操作每个传感器。在检测模式下，对所选芯片的节点施加一段时间的高电压和/或高电流。然后，在测量模式期间测量一个或多个节点处的信号频率或电流。进行多次重复检测或测量，以获得示出测量参数的时间和对数之间的线性关系的曲线图(例如，时间-log(频率)或时间-log(电流)比例尺)，其中频率或电流等数量的对数由曲线图的纵轴表示，时间由横轴表示，以便预测所选芯片的预计剩余寿命。同样地，获得与管理单元112耦接的其余所有芯片的设计寿命(projected lifetime)。当芯片达到其设计寿命时，管理系统将关闭该芯片或对其断电(例如，预定的功率电平降低)。如果有充足的系统资源，该管理系统将利用备用芯片190更换关闭或断电的芯片，以维持系统性能。以下将提供关于退化传感器的工作的更详细讨论。再次参考图1，根据一些实施例，芯片120、130和140中的每一个分别具有对应的分频电路121、131和141。例如，当对应传感器122、132和142为环形振荡器时，分频电路121、131和141配置为将各对应芯片120、131和140的输出频率降低至所需的频率范围内，以便进行测量。根据一些实施例，芯片l 120、芯片2 130和芯片3140都具有嵌入其中的分别与传感器122、132和142相同的环形振荡器。以下将详细说明示例性环形振荡器的不同实施例。根据其他实施例，芯片l 120、芯片2 130和芯片3 140都具有与分别嵌入其中的传感器122、132和142相同的延迟线。以下将详细说明示例性延迟线。
根据一些实施例，主芯片110包括处理器113，其用于在测量模式期间处理从芯片120、130和140所接收的各种信号。根据一些实施例，处理器113可进一步包括模拟-数字变换器(ADC)(未示出)，用于所接收信号的模拟-数字转换，以便对生成的数字信号进行数字处理，并计算剩余寿命，将在下文中对其进行详细讨论。如图1所示，处理器113可包含在管理单元112内，并且也控制管理单元112的操作。在可选实施例中，处理器113可为与管理单元112的处理器分开的处理器。
在不同实施例中，处理器113可作为执行存储在存储器(未示出)中的软件的中央处理器(CPU)、专用集成电路(ASIC)、可编程逻辑阵列、微控制器或用于实现逻辑电路或处理本领域已知电路的任何工具。
如图1所示，根据一些实施例，退化管理系统100包括例如，第一信号线151(例如，Fout)的多条共用信号线，用于在主芯片110和独立芯片120、130和140之间传输输出频率信息。根据一些实施例，常用时钟信号170耦接至各主芯片110和检测芯片120、130和140之间。常用时钟信号170被设置为确保在芯片120、130和140之间适当共用相同的信号线151。例如，在任何特定时间，仅一个环形振荡器的输出频率在芯片和主芯片110之间通信，且每个芯片可具有相等的共用时间，以便与主芯片110通信。根据一些实施例，可采用类似的共用信号线152、153、154和155，以便一方面分别在芯片120、130和140和主芯片110之间传输其他信号(例如，V1、V2、Vdd和GND)，另一方面，可实施本文中所述的应力和测量模式。
根据一些实施例，主芯片110的管理单元112具有反馈控制信号线156、157和158，分别用于将控制信号传送回芯片120、130和140，以便进行正常的退化管理。管理单元112确定检测哪个芯片，以及何时及如何检测该芯片。当所选芯片进行应力检测时，管理单元112将控制信号发送到所选芯片，以便在应力模式设置和测量模式设置之间进行交替。管理单元112将所选芯片在应力模式设置下保持一段时间，然后将芯片切换至测量模式设置。如以下将更详细地说明的，在测量模式设置下，测量各种老化和退化参数。
在处理各种信号(例如，Fout、V1、V2、Vdd和GND，以下将详细说明)及检测各芯片上的各种条件(例如，工艺、频率、温度、电压)后，管理单元112将确定各芯片的老化和退化情况。在各实施例中，当芯片预测为退化时，管理单元112会在预定的时间将芯片上的电压降低至预定水平，或者关闭芯片(power off，也称为断开其电源)，以降低芯片上的温度，并防止对使用该芯片的系统造成任何负面影响(通过退化的芯片在其寿命末期产生的)。根据一些实施例，当退化芯片的功率降低或关闭时，会调用备用芯片190以更换退化的芯片，以维持整体系统性能。
在不同实施例中，根据特定时间的可用资源，管理单元112可实施不同的策略，以最大化系统性能或最小化系统应力，或者在系统的性能和应力水平之间寻求妥协。
图2A是根据一些实施例的包含有奇数个反相器级的基于反相器的环形振荡器的示意图。环形振荡器200包括奇数个串联在一起的相同反相器202、204和206。反相器202的输出连接到反相器204的输入，反相器204的输出连接到反相器206的输入。反相器206的输出连接到反相器202的输入。节点208是监控各种信号的监控节点。
图2B是根据一些实施例的图2A中所示的环形振荡器200中反相器202的示意图。根据一些实施例，反相器202包括第一PMOS晶体管210、第一NMOS晶体管212、第二PMOS晶体管214和第二NMOS晶体管216。根据一些实施例，反相器202包括标准CMOS反相器226(其进一步包括第二PMOS晶体管214和NMOS晶体管216)和另一对MOSFET(即，PMOS晶体管210和NMOS晶体管212)。PMOS晶体管214和NMOS晶体管216的栅极连接在一起，并且标记为节点232，其用作反相器226和反相器202的输入节点。PMOS晶体管214的源极连接到节点Vdd，并且NMOS晶体管216的源极连接到接地节点。PMOS晶体管214和NMOS晶体管216的漏极连接在一起，并标为节点230，其用作反相器226和反相器202的输出节点。PMOS晶体管210和NMOS晶体管212的漏极连接在一起，作为节点228。节点228和230连接在一起。节点228用作反相器214的输出节点。PMOS晶体管210的源极连接到监控节点V1，并且NMOS晶体管212的源极连接到另一监控节点V2。监控节点是电路中的可用于监控电路中的某些参数的节点，例如，晶体管中的不同电流和电压。PMOS晶体管210的栅极由使能信号ENl驱动，并且NMOS晶体管212的栅极由另一使能信号EN2驱动。信号ENl、EN 2的正确设置(即，施加到这些节点的不同电压)将在下文的表格1中进行详细说明。
图3是示出图2A中所示的节点208上所经受的AC应力的示图。根据一些实施例，当电源接通时，环形振荡器200开始振荡。在节点208处，当电压为0V时，反相器202(对于204和206也相同)的PMOS晶体管214处于图3中标记为302的NBTI应力下。当电压上升时，NMOS晶体管216在AC条件下会遭受HCI应力(标记为304)。当电压为Vdd时，NMOS晶体管216会遭受PBTI应力(标记为306)。当电压下降时，PMOS晶体管214会遭受HCI应力(标记为308)。然后，重复相同的循环。
此外，由于附加的如上所述的另一MOSFET对(即，PMOS晶体管210和NMOS晶体管212)，可检测并测量在DC PMOS应力和DC NMOS应力下的电路。在DC PMOS应力模式设置下检测DC PMOS应力，其中，Vdd＝1，接地线浮置，EN2为1，且负偏置电压施加在V2节点上，以强迫该节点228变为0。此时，节点V1为监控节点。可在此设置期间测量PMOS晶体管214的DC参数。PMOS晶体管的DC参数包括阈值电压Vth、饱和漏极电流Idstat。
对于NMOS DC HCI应力模式设置，Vdd为浮置，接地电压＝0，EN1为ON(导通)，且在V1节点上施加正偏置电压，以强迫该节点228变为Vdd。此时，节点V2是监控节点，并且可在该设置期间测量NMOS晶体管216的DC参数。NMOS晶体管的DC参数包括阈值电压Vth、饱和漏极电流Idstat。
表格1总结了与图2B中的实施例相对应的不同应力模式设置。根据一些实施例，可检测和测量DC应力和AC应力。相反，如果PMOS晶体管210和NMOS晶体管212不存在于环形振荡器200的各反相器(即，202、204和206)中，则仅可检测和测量AC应力。因此，采用附加晶体管210和212使之能够检测其他电路参数，并支持附加类型的应力检测。
表格1：
当图2B中所示的反相器电路202为AC应力模式设置时，Vdd＝1、GND＝0、EN1＝1、V1为浮置，EN2＝0且V2为浮置。在AC应力模式设置期间，将检测和测量以下应力：NMOS NBTI、PMOS NBTI、NMOS HCI和PMOS HCI。根据一些实施例，通过图1中所示的信号线152、153、154和155传输V1、V2、Vdd和GND。
当图2B中所示的反相器电路202为DC PMOS应力模式设置时，Vdd＝1、接地线浮置、ENl＝1、V1为浮置，EN2＝1且V2＝0。在该DC PMOS应力模式期间，检测和测量DC PMOS应力。可测量以下PMOS DC参数：阈值电压Vth、饱和漏极电流Idstat。
在DC NMOS应力模式设置中，Vdd为浮置、接地电压＝0、EN1＝0、V1＝1、EN2＝0且V2为浮置。在该模式期间，检测和测量DC NMOS HCI应力。可测量以下DC NMOS参数：阈值电压Vth、饱和漏极电流Idstat。
图4A-4C为进一步示出表格1中所示的三个不同应力模式工作情况的示意图。根据一些实施例，存在三个不同的应力模式设置：AC应力模式、DC PMOS应力模式和DC NMOS应力模式。在图4A(即，应力模式1，AC应力)中，晶体管210和212截止(下文中，截止的晶体管被示出为以圆环绕并划斜线的“0”)。如表格1中所示，监控节点V1和V2为浮置，ENl＝Vdd(1)且EN2＝GND(0)。如下方图5所示描述了应力模式1的详细工作和测量方式。
在图4B(即，应力模式2，DC PMOS应力)中，晶体管210和216截止。如表格1中所示，节点GND和V1为浮置，Vdd＝1、ENl＝Vdd(1)、EN2＝Vdd(1)，且节点V2设置为0。可测量诸如漏极饱和电流Idsat等的MOS器件参数。如下方图6A-6C所示描述了应力模式2的详细工作和测量方式。
在图4C(即，应力模式3，DC NMOS)中，晶体管214和212截止。如表格1中所示，节点V2和Vdd为浮置，GND＝0、ENl＝0、EN2＝0且V1＝1。可测量诸如漏极饱和电流Idlin等的MOS器件参数。如下方图7A-7C中描述了AC应力模式的详细工作和测量方式。
图5示出了根据一些实施例的图4A中所示的应力模式1中反相器的AC频率的对数和应力时间之间的线性关系的曲线图。在图4A中所示的应力模式1中，随着AC测量模式设置通电以后，在时间T0处测量环形振荡器200的初始频率F1。根据一些实施例，通过图1中所示的信号线151Fout传输频率。然后，在一段时间T1内施加AC应力，晶体管214和316在高温和高电压下退化。然后，在第一应力周期后(即，在时间T1)，再次测量环形振荡器频率F2。系统在AC应力模式设置和AC测量模式设置之间交替，以获得更多对相对应的应力时段值和频率值，例如(T2、F3)、(T3、F4)等。AC应力模式设置值为：Vdd＝1、gnd＝0、EN1＝1且EN2＝0。图4A中所示的晶体管210和212在此设置期间截止。
如上所述，当环形振荡器200处于AC应力下时，该环形振荡器的频率由于老化或退化而降低。根据一些实施例，进行多次不同测量，多对数据点(Ti、Fi+1)被获得，并且按照T-log(F)比例尺进行绘制。根据一些实施例，log(F)随时间线性降低，因此从这些数据点(Ti、log(Fi+1))中提取线性关系。进行线性外推，以生成晶体管的设计寿命。根据一些实施例，阈值频率是初始频率F1的预定百分比的频率。当实际频率(给定时间点处的频率)低于该阈值频率时，则晶体管被视为老化、压力过大或使用寿命终止。根据一些实施例，晶体管在阈值频率下的设计寿命在退化管理系统中被实施，以管理晶体管退化。在AC应力模式下的测量可获得关于由在AC应力下的PMOS BTI、PMOS HCI、NMOS BTI和NMOS HCI所造成的频率退化的信息。
对于其他应力模式和其他环形振荡器实施方式采用类似方法，如基于NAND门和基于NOR的环形振荡器。参数(例如，频率和/或电流)的对数和应力时间之间的线性关系用于计算晶体管的设计寿命。对于其他实施，将不再重复关于此方法的详细讨论。该方法仅涉及参考其后的简要描述。
图6A-6C是示出应力模式2(即，DC PMOS应力)的工作和DC参数测量的示意图。在模式2期间，在DC测量模式设置的条件(图6B)下通电后，测量PMOS晶体管214中的从源极Vdd流到漏极的初始电流I1。然后，施加在第一时间周期T1内施加AC应力，晶体管214和216在高温和高电压下退化或老化。然后，再次测量PMOS晶体管214中的DC电流I2。该系统在AC应力模式设置(图6A)和DC测量模式设置(图6B)之间交替，以获得更多对对应的应力时间周期值和电流值、(I3、T2)、(I4、T3)等。在AC应力模式设置(图6A)期间，Vdd＝1、GND＝0、EN1＝l且EN2＝0。在DC测量模式设置(图6B)期间，Vdd＝1、GND＝-1、EN1＝0、EN2＝1、V1＝0且V2＝0。
图6C是示出根据一些实施例的图4B中所示的应力模式2期间DC电流的对数与反相器的应力时间之间的线性关系的曲线图。与图5中所示的方法相似，根据一些实施例，获得了多对数据点(Ti、I i+1)，并且在T-Log(I)比例尺上进行绘制。提取了从这些数据点(Ti、log(Li+1))中的线性关系，以预测晶体管在阈值电流下的设计寿命。根据一些实施例，阈值电流定义为初始电流I1的百分比。当电流低于该阈值电流时，则晶体管被视为老化、压力过大或达到其寿命的极限值。根据一些实施例，晶体管在阈值电流下的设计寿命在退化管理系统中实施，以管理晶体管退化。在模式2期间进行的该测量可获得关于由在AC应力下的PMOSBTI、PMOS HCI、NMOS BTI和NMOS HCI造成的电流退化的信息。
图7A-7C是示出应力模式3(即，DC NMOS应力)的工作和DC参数测量的示意图。在模式3期间，在DC测量模式设置的条件(图7B)下通电后，测量PMOS晶体管214中从源极Vdd流到漏极的初始电流I1。然后，在第一时间周期T1施加DC应力，晶体管214和216在高温和高电压下退化或老化。然后，再次测量PMOS晶体管214中的从源极Vdd流到漏极的DC电流I2。该系统在DC应力模式设置(图7A)和DC测量模式设置(图7B)之间交替，以获得更多对应力时段值和对应的电流值、(T2、I3)、(T3、I4)等。在DC应力模式设置(图7A)中，Vdd＝1、GND＝-1、EN1＝0、EN2＝1、V1＝0且V2＝0。DC测量模式设置(图7B)为：Vdd＝1、GND＝-1、EN1＝0、EN2＝1、V1＝0且V2＝0。
图7C示出了根据一些实施例的DC电流的对数和图4C中所示的应力模式3中反相器的应力时间之间的线性关系的曲线图。根据一些实施例，从数据点(Ti、log(Ii+1))提取线性关系，以预测晶体管在阈值电流下的设计寿命。在模式3下进行的该测量可获得关于由在DC应力下的PMOS BTI、PMOS HCI、NMOS BTI和NMOS HCI造成的电流退化的信息。
图8A-8C是示出应力模式4(即，DC NMOS BTI应力)的工作和DC参数测量的示意图。在模式4期间，在AC测量模式设置(图8B)下通电后，测量了环形振荡器的初始频率F1。然后，与上述讨论类似地，在时间周期T1内施加DC应力，晶体管214和216在高温和高电压下退化或老化。然后，再次测量环形振荡器频率F2。该系统在DC应力模式设置(图8A)和AC测量模式设置(图8B)之间交替，以获得更多对应力时间周期值和对应的频率值、(T2、F3)、(T3、F4)等。在DC应力模式设置(图8A)期间，Vdd＝1、GND＝-1、EN1＝0、EN2＝0、V1＝0且V2＝0。在AC测量模式设置(图8B)期间，Vdd＝1、gnd＝0、EN1＝1且EN2＝0。
图8C示出根据一些实施例的AC频率的对数和应力模式4期间反相器的应力时间之间的线性关系。根据一些实施例，提取了数据点(T；、log(Fi+1))的线性关系，以预测晶体管在阈值频率下的设计寿命。在模式4下进行的该测量可获得关于由DC应力下的PMOS BTI、PMOS HCI、NMOS BTI和NMOS HCI等造成的电流退化的信息。
图9A是根据一些实施例的包含奇数个NAND门级的基于NAND的环形振荡器900的示意图。环形振荡器900包括奇数个相同的NAND门902、904和906。图9B示出了根据一些实施例的NAND门902的结构。NAND门902包括：第一PMOS晶体管910、第一NMOS晶体管912、第二PMOS晶体管914、第二NMOS晶体管920、第三PMOS晶体管916和第三NMOS晶体管918。根据一些实施例，NAND门902包括标准NAND门928和附加的一对MOSFET(即，PMOS晶体管910和NMOS晶体管912)。POMS晶体管914的栅极和NMOS晶体管920的栅极连接在一起，并标记为节点930或输入节点。PMOS晶体管914和916的源极均连接到节点Vdd。PMOS晶体管914和916的漏极连接在一起，标记为节点932。节点932进一步连接到NMOS晶体管918的源极。PMOS晶体管916和NMOS晶体管918的栅极连接在一起，并且标记为节点EN。NMOS晶体管918的漏极连接到NMOS晶体管920的漏极，并标记为节点934或输出节点。POMS晶体管910的漏极和NMOS晶体管912的漏极连接在一起，并标记为节点936。节点936和934连接在一起。NMOS晶体管920的源极接地。PMOS晶体管910的源极连接到节点V2，由信号EN2驱动PMOS晶体管910的栅极。NMOS晶体管912的栅极由信号EN1驱动，且NMOS晶体管912的源极连接到节点V1。
图10是根据图9B中所示的一些实施例示出AC应力和DC PBTI应力的示图。当电源通电且EN设为1时，环形振荡器900开始在AC应力模式下振荡。在图9A所示的节点908处，当电压为0V时，PMOS晶体管914处于标记为1002的NBTI应力下。当电压为Vdd时，NMOS晶体管918和920处于标记为1004的PBTI应力下。当电压下降时，PMOS晶体管914在AC条件下会遭受HCI应力(标记为1006)。然后，循环自行重复。与其相比，当电源通电且EN＝0时，NMOS晶体管918和920遭受DC PBTI应力。
在图9B中，除AC应力和DC PBTI应力外，由于采用了上述的附加MOSFET对，也可检测DC HCI应力。对于NMOS DC HCI应力，Vdd为浮置且接地电压为0，EN2为ON，且在V2上施加正偏置电压以迫使节点936/934为Vdd。此时，节点V2为监控节点。可在此设置期间测量NMOS晶体管916的DC参数。
表格2总结了与图9B中的实施例相对应的不同应力模式设置。当图9B中的NAND电路902处于AC应力模式下时，EN＝1、EN1＝1、EN2＝1且节点V1为浮置。在此模式期间，可检测和测量以下应力：NMOS PBTI、PMOS NBTI和NMOS HCI。当NAND电路902处于DC BTI应力模式设置下时，EN＝0、EN1＝1、EN2＝1且V1为浮置。在此模式期间，可检测和测量NMOS PBTI。当处于DC HCI应力模式下时，EN＝0、EN1＝0、EN2＝0且V1＝1。在此模式期间，可检测和测量NMOS HCI。
表格2：
图11A-11C为示出表格2中的三个不同应力模式的工作的示意图。表格2中示出了三个不同的应力模式：应力模式1(图11A)：AC应力模式；应力模式2(图11B)：DC PMOS应力模式；以及应力模式3(图11C)：DC NMOS应力模式。
如图11A中所示，在应力模式1(AC应力)期间，晶体管910、912和916为截止。如表格2所示，监控节点V1为浮置，EN＝0、EN1＝0且EN2＝0。将检测和测量以下AC应力：PMOS BTI、PMOS HCI、NMOS BTI。
在图11B的应力模式2(DC PMOS应力)中，晶体管910、914和918截止。如表格2所示，节点V1为浮置，EN＝1、EN1＝0且EN2＝0。将检测和测量以下AC应力：PMOS BTI、PMOS HCI、NMOS BTI。如下方图13A-13C描述了AC应力模式的详细工作和测量方式。
在图11C中的应力模式3(DC NMOS应力)中，晶体管912、914和918截止。如表2所示，EN＝1、EN1＝1、EN2＝1且V1＝0。测量DC NMOS BTI应力。
图12是示出根据一些实施例的图11A中所示的应力模式1中的AC频率的对数和NAND门的应力时间之间的线性关系的曲线图。在模式1期间，施加AC应力，并测量AC频率。AC应力模式设置为：Vdd＝1、GND＝0、EN1＝1且EN2＝0。晶体管910、912和916在该设置下截止。
在AC应力模式设置期间，与图5中所示的方法相似，从数据点(Ti、log(Fi+1))提取线性关系，以预测晶体管在阈值频率下的设计寿命。在AC应力模式下的该测量可获得关于由PMOS BTI、PMOS HCI和NMOS BTI AC应力所造成的频率退化的信息。
图13A-13C是示出应力模式2(DC BTI应力)的工作和DC参数测量的示意图。在模式2期间，在DC测量模式设置(图13B)下通电后，测量NMOS晶体管920中从漏极流到源极的初始电流I1。然后，第一时段T1内施加AC应力，晶体管914、918和920在高温和高电压下退化或老化。然后，再次测量NMOS晶体管920中从漏极流到源极的DC电流I2。该系统在AC应力模式设置(图13A)和DC测量模式设置(图13B)之间交替，以获得更多对应力时段值和对应的电流值、(T2、I3)、(T3、I4)等。在AC应力模式设置(图13A)为Vdd＝1、GND＝0、EN1＝1且EN2＝0。DC测量模式设置(图13B)为，Vdd＝1、GND＝-1、EN1＝0、EN2＝1、V1＝0且V2＝0。
图13C是示出根据一些实施例的图11B中所示的应力模式2中的DC电流的对数和反相器的应力时间之间的线性关系的曲线图。与图5中所示的方法相似，从数据点(Ti、Ii+1)中提取线性关系，以预测晶体管在目标电流下的设计寿命。在模式2下进行的该测量可获得关于由在AC应力下的NMOS BTI造成的晶体管退化的信息。
图14A-14C是示出应力模式3(DC HCI应力)的工作和DC参数测量的示意图。在模式3期间，施加DC应力并测量DC电流。在模式3期间，在DC测量模式设置(图14B)下通电后，测量NMOS晶体管920中从漏极流到源极的初始电流I1。然后，第一时段T1内施加AC应力，并且晶体管916和920在高温和高电压下退化。然后，再次测量NMOS晶体管920中的从漏极流到源极的DC电流I2。然后，系统在DC应力模式设置(图14A)和DC测量模式设置(图14B)之间交替，以获得更多对应力时间周期值和对应的电流值、(T2、I3)、(T3、I4)等。DC应力模式设置(图14A)为Vdd＝1、gnd＝0、EN1＝0、EN2＝1且EN＝0。DC测量模式设置(图14B)为Vdd＝1、GND＝-1、EN1＝0、EN2＝1、V1＝0且V2＝0。
图14C是示出根据一些实施例的图11C中所示的应力模式3中反相器的DC电流的对数和应力时间之间的线性关系的曲线图。与图5中所示的方法相似，从这些数据点(Ti、log(Ii+1))中提取线性关系，以预测晶体管在目标电流下的设计寿命。在模式3下进行的该测量可获得关于由NMOS BTI DC应力造成的电流退化的信息。
图15A是根据一些实施例的包含奇数个NOR门级的基于NOR门的环形振荡器1500的示意图。环形振荡器1500包括奇数个相同的NOR门1502、1504和1506。图15B中示出了根据一些实施例的NOR门1502的结构。环形振荡器1500包括：第一PMOS晶体管1510、第一NMOS晶体管1512、第二PMOS晶体管1516、第三PMOS晶体管1518、第二NMOS晶体管1520和第三NMOS晶体管1522。根据一些实施例，NOR门1502包括标准NOR门1532和附加的一对MOSFET(即，PMOS晶体管1510和NMOS晶体管1512)。PMOS晶体管1516的源极连接到节点Vdd。PMOS晶体管1516和NMOS晶体管1520的栅极连接在一起，并标记为节点1534。PMOS晶体管1516的漏极连接到PMOS晶体管1518的源极，并标记为节点1536。POMS晶体管1510的漏极和NMOS晶体管1512的漏极连接在一起，并标记为节点1540。节点1540和节点1536连接在一起，作为节点1536。PMOS晶体管1510的源极连接到节点V1。PMOS晶体管1510的栅极由信号ENl驱动。PMOS晶体管1518和NMOS晶体管1522的栅极连接在一起，并由信号EN驱动。NMOS晶体管1522和1520的漏极连接在一起，并标记为节点1538。节点1538连接到PMOS晶体管1518的源极。NMOS晶体管1522和1520的源极连接在一起并接地。NMOS晶体管1512的栅极由信号EN2驱动，且NMOS晶体管1512的源极连接到节点V2。
在图15B中，除AC应力和DC NBTI应力外，由于采用了上述附加的MOSFET对，也可检测和测量DC应力。对于PMOS DC应力，Vdd＝1且接地电压为浮置，EN2为ON，且在节点V2上施加负偏置电压，以迫使该节点1536为0。此时，节点V1用作监控节点。在此设置下测量PMOS晶体管1516的DC参数。DC参数包括：V2处的漏极电压、V1处的NMOS晶体管电流。
图16是示出根据一些实施例的图15B中的AC应力和DC应力的示图。当电源通电且EN＝0时，环形振荡器1500开始振荡。在图15A中所示的节点1508处，当电压为0V时，PMOS晶体管1516和1518处于标记为1602的NBTI应力下。当电压为Vdd时，NMOS晶体管1520处于标记为1606的PBTI和HCI应力下。信号上升时，NMOS晶体管1520在AC条件下将遭受HCI应力(例如，1604)。
表格3总结了与图15B中的实施例相对应的不同应力模式设置。
表格3：
图17A-17C为示出表3中所示的三个不同应力模式工作情况的示意图。表3中示出了三个不同的应力模式：应力模式1，AC应力模式；应力模式2，DC NMOS应力模式；以及应力模式3，DC PMOS应力模式。如图17A中所示，在应力模式1(AC应力)中，晶体管1510、1512和1522截止。如表格3中所示，监控节点V1为浮置，EN＝0、EN1＝1且EN2＝0。如下方图18描述了应力模式1的详细工作和测量方式。
在图17B中的应力模式2(DC NMOS应力)中，晶体管1512、1518和1520截止。如表格3所示，节点V1为浮置，EN＝1、EN1＝0且EN2＝0。会检测和测量NMOS PBTI应力。
在图17C中的应力模式3(DC PMOS应力)中，晶体管1510、1518和1520截止。如表3所示，EN＝1、EN1＝1、EN2＝1且V1＝1。测量来自V2的漏极电流和来自V1的NMOS电流。如下方图20描述了AC应力模式的详细工作和测量方式。
图18示出了根据一些实施例的图17A中所示的应力模式1中的AC频率的对数和NOR门的应力时间之间的线性关系的曲线图。在模式1期间，施加AC应力，并测量AC频率。AC应力模式设置为：Vdd＝1、GND＝0、EN1＝1、EN2＝0且EN＝0。在这些设置下，晶体管1510和1512截止。
在AC应力模式设置下，通电后，通过测量节点1508处的信号频率来测量图15B中所示的环形振荡器1500的初始频率F1。与图5中所示的方法相似，从这些数据点(Ti、log(Fi+1))中提取线性关系，以预测晶体管在阈值频率下的设计寿命。在AC应力模式下的该测量可获得关于由PMOS BTI、NMOS BTI和NMOS HCI AC应力所造成的频率退化的信息。
图19A-19C是示出应力模式2的工作和DC参数的测量的示意图。在模式2期间，在DC测量模式设置(图19B)下通电后，测量PMOS晶体管1516中从漏极流到源极的初始电流I1。然后，第一时段T1内施加AC应力，晶体管1516、1518和1520在高温和高电压下退化或老化。然后，再次测量PMOS晶体管1516中从漏极流到源极的DC电流I2。该系统在AC应力模式设置(图19A)和DC测量模式设置(图19B)之间交替，以获得更多对对应的应力时段值和电流值、(T2、I3)、(T3、I4)等。AC应力模式设置(图19A)为Vdd＝1、GND＝0、EN1＝1、EN＝0且EN2＝0。DC测量模式设置(图19B)为Vdd＝1、GND＝0、EN＝1、EN1＝0、EN2＝1、V1＝0且V2＝-1。
图19C示出了根据一些实施例的图17B中所示的应力模式2中反相器的DC电流的对数和应力时间之间的线性关系。与图5中所示的方法相似，从这些数据点(Ti、log(Ii+1))提取线性关系，以预测晶体管在阈值电流下的设计寿命。在模式2下进行的该测量可获得关于由在AC应力下的PMOS BTI造成的电流退化的信息。
图20A-20C是示出应力模式3(DC HCI应力)的工作和DC参数测量的示意图。在应力模式3期间，施加DC应力，并测量DC电流。在应力模式3下，在DC测量模式设置(图20B)下通电后，测量PMOS晶体管1516中从漏极流到源极的初始电流I1。然后，在第一时段T1施加DC应力，晶体管1516和1522在高温和高电压下退化或老化。然后，再次测量PMOS晶体管1516中的从漏极流到源极的DC电流I2。
系统在AC应力模式设置和DC测量模式设置之间交替，以获得更多对应力时段值和对应的电流值，如(T2、F3)、(T3、F4)等。DC应力模式设置(图20A)为：Vdd＝1、GND＝0、EN＝1、EN1＝1、EN2＝0、V1＝0且V2＝0。DC测量模式设置(图20B)为：Vdd＝1、GND＝0、EN1＝0、EN2＝1、V1＝0且V2＝-1。
图20C是示出根据一些实施例的图17C中所示的应力模式3中反相器的DC电流的对数和应力时间之间的线性关系的曲线图。与图5中所示的方法相似，从这些数据点(Ti、log(Ii+1))中提取线性关系，以预测晶体管在阈值电流下的设计寿命。在模式3下进行的该测量可获得关于由在DC应力下的PMOS BTI造成的电流退化的信息。
图21是根据一些实施例的延迟线2100的示意图。延迟线是在信号传输中产生期望的特定延迟的器件。如图21中所示，根据一些实施例，延迟线2100具有与以上图2A-2B、9A-9B和15A-15B中所示的环形振荡器类似的结构。延迟线执行不同的功能，诸如在信号传输中产生所需的特定延迟。延迟线也可用作老化和退化的传感器，因为延迟由于退化而改变。根据一些实施例，延迟线2100具有奇数个反相器2102、2104、2106、2108和2110。根据一些实施例，延迟线2100具有奇数个NAND门或NOR门。延迟线2100具有第一开关2114，其在芯片的时钟树和来自最后反相器2110的信号之间切换。该时钟树也称为时钟分配网络。该时钟树将时钟信号从公共点分配到需要时钟信号的所有元件。该延迟线还具有第二开关2116，其在人工测试电压(例如，用于检测)和管芯的实际电压之间进行切换。根据一些实施例，采用延迟线作为传感器(例如，温度传感器)，以监控芯片的老化或退化。与测量环形振荡器的频率以测量芯片老化或退化不同，测量延迟，以表示芯片或管芯的老化或退化。通过开关2116电压在用于检测的人工测试电压和用于正常工作的实际芯片电压之间切换。通过开关2114将时钟信号与延迟线中的延迟进行比较。
图22是示出退化测量的方法的流程图。根据一些实施例，在选择管理的第一目标芯片后，系统会测量应力参数的初始值，然后，系统在一段应力时段内对所选第一目标芯片上的环形振荡器应用应力模式设置。如上所述，该应力模式设置包括：AC应力、DC NMOS HCI应力、DC PMOS HCI应力、DC NMOS HCI应力、DC PMOS BTI应力等。不同的应力模式设置对芯片进行不同类型的应力检测。在应力检测之后，系统切换为测量模式设置，以测量与应力时段相关联的应力参数的第二实例。在测量模式设置下，可测量AC频率、漏极饱和电流和线性漏极电流等应力参数。然后，系统再次切换回应力模式设置，以进行第二次重复的应力检测。在第二次应力检测后，系统切换回测量模式设置，并测量应力参数的第三实例。该检测和测量重复至少三次，以获得足够的数据点，从而建立应力时间和应力参数之间的关系。根据一些实施例，该关系在双对数坐标图中为线性。应力时间和应力参数之间的关系用于预测芯片在应力条件下的寿命，其表示芯片在特定应力条件下可持续使用多长时间。
根据一些实施例，IC退化管理传感器包括连接在环形振荡器结构中的奇数个第一逻辑门，每个第一逻辑门具有输入和输出。每个第一逻辑门进一步包括第一PMOS晶体管、第一NMOS晶体管并且第二逻辑门具有输入和输出。所述第二逻辑门的输入是所述第一逻辑门的输入，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极连接到所述第二逻辑门的输出，所述第二逻辑门的输出是所述第一逻辑门的输出。
在实施例中，所述第二逻辑门为反相器，其中，每个反相器进一步包括：第二POMS晶体管；以及第二NOMS晶体管，其中，所述第二PMOS晶体管的栅极电连接到所述第二NMOS晶体管的栅极，并且该节点用作所述反相器的输入，其中，所述第一PMOS晶体管的漏极电连接到所述第一NMOS晶体管的源极，且进一步电连接到所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的源极，并且该节点用作所述反相器的输出，其中，所述第二PMOS晶体管的源极电连接到Vdd，并且所述第二NMOS晶体管的漏极电接地，其中，所述第一PMOS晶体管的源极为第一监控节点，并且所述第一NMOS晶体管的漏极为第二监控节点，其中，所述第一PMOS晶体管的栅极为第一使能节点，所述第一NMOS晶体管的栅极为第二使能节点。
在实施例中，所述第二逻辑门为NAND门，其中，每个NAND门进一步包括：第二PMOS晶体管；第三PMOS晶体管；第二NOMS晶体管；以及第三NMOS晶体管，其中，所述第二PMOS晶体管的栅极电连接到所述第二NMOS晶体管的栅极，并且该节点用作所述NAND的输入，其中，所述第三PMOS晶体管的栅极电连接到所述第三NMOS晶体管的栅极，其中，所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极电连接到Vdd，其中，所述第二PMOS晶体管的漏极和所述第三PMOS晶体管的漏极电连接到所述第三NMOS晶体管的源极，其中，所述第三NMOS晶体管的漏极电连接到所述第二NMOS晶体管的源极，且进一步电连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的源极，其中，所述第二NMOS晶体管的漏极电接地，其中，所述第一PMOS晶体管的源极为第一监控节点，所述第一NMOS晶体管的漏极为第二监控节点，其中，所述第一PMOS晶体管的栅极是第一使能节点，所述第一NMOS晶体管的栅极是第二使能节点，所述第三PMOS和所述第三NMOS晶体管的栅极电连接在一起，作为第三使能节点。
在实施例中，所述第二逻辑门为NOR门，其中，每个NOR门进一步包括：第二PMOS晶体管；第三PMOS晶体管；第二NOMS晶体管；以及第三NMOS晶体管，其中，所述第三PMOS晶体管的源极电连接到Vdd，其中，所述第三PMOS晶体管的栅极电连接到所述第三NMOS晶体管的栅极，并且该节点用作所述NOR门的输入，其中，所述第三PMOS晶体管的漏极电连接到所述第二PMOS晶体管的源极，且进一步电连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的源极，该节点用作所述NOR门的输出，其中，所述第二PMOS晶体管的栅极电连接到所述第二NMOS晶体管的栅极，该节点作为第三使能节点，其中，所述第二PMOS晶体管的漏极电连接到所述第二NMOS晶体管的源极和所述第三NMOS晶体管的源极，其中，所述第二NMOS晶体管的漏极和所述第三NMOS晶体管的漏极电接地，其中，所述第一POMS晶体管的源极是第一监控节点，所述第一POMS晶体管的栅极是第二使能节点，所述第一NMOS晶体管的栅极是第一使能节点，所述第一NOMS晶体管的漏极是第二监控节点。
根据一些实施例，用于退化管理的系统包括管理单元，其包括处理器和连接到所述管理单元的多个管芯；每个管芯包括传感器，被配置用于测量所述传感器中至少一个节点的至少一个电特征；多条信号线，将所述多个管芯中的每一个与所述管理单元连接；其中，所述多个管芯共用每条信号线，以将至少一个电特征与所述管理单元通信；以及多条控制线，将所述管理单元与所述多个管芯连接，以进行通信。
根据一些实施例，所述用于退化管理的系统中的所述传感器为环形振荡器。根据一些实施例，所述环形振荡器包括奇数个反相器。所述反相器包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NOMS晶体管。所述第二PMOS晶体管的栅极连接到所述第二NMOS晶体管的栅极，该节点用作所述反相器的输入。所述第一PMOS晶体管的漏极连接到所述第一NMOS晶体管的源极，且进一步连接到所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的源极，该节点用作所述反相器的输出。所述第二PMOS晶体管的源极连接到Vdd，所述第二NMOS晶体管的漏极接地。所述第一PMOS晶体管的源极为第一监控节点，所述第一NMOS晶体管的漏极为第二监控节点。所述第一PMOS晶体管的栅极为第一使能节点，并且所述第一NMOS晶体管的栅极为第二使能节点。
根据一些实施例，所述环形振荡器包括奇数个NAND门。所述NAND门包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管。所述第二PMOS晶体管的栅极连接到所述第二NMOS晶体管的栅极，该节点用作所述NAND门的输入。所述第三PMOS晶体管的栅极连接到所述第三NMOS晶体管的栅极。所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极连接到Vdd。所述第二PMOS晶体管的漏极和所述第三PMOS晶体管的漏极连接到所述第三NMOS晶体管的源极。所述第三NMOS晶体管的漏极连接到所述第二NMOS晶体管的源极，且进一步连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的源极。所述第二NMOS晶体管的漏极接地。所述第一PMOS晶体管的源极为第一监控节点，所述第一NMOS晶体管的漏极为第二监控节点。所述第一PMOS的源极是第一使能节点，所述第一NMOS晶体管的栅极是第二使能节点，所述第三PMOS和所述第三NMOS晶体管的栅极连接在一起，作为第三使能节点。
根据一些实施例，所述环形振荡器包括奇数个NOR门。所述NOR门包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管。所述第三PMOS晶体管的源极连接到Vdd。所述第三PMOS晶体管的栅极连接到所述第三NMOS晶体管的栅极，该节点用作所述NOR门的输入。所述第三PMOS晶体管的漏极连接到所述第二PMOS晶体管的源极，且进一步连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的源极，该节点作为所述NOR门的输出。所述第二PMOS晶体管的栅极连接到所述第二NMOS晶体管的栅极，该节点作为第三使能节点。所述第二PMOS晶体管的漏极连接到所述第二NMOS晶体管的源极和所述第三NMOS晶体管的源极。所述第二NMOS晶体管的漏极和所述第三NMOS晶体管的漏极接地。所述第一PMOS的源极为第一监控节点，所述第一PMOS的栅极为第二使能节点，所述第一NMOS晶体管的栅极为第一使能节点，所述第一NMOS晶体管的漏极为第二监控节点。
在实施例中，所述多个传感器中的每个为环形振荡器。
在实施例中，所述环形振荡器进一步包括奇数个反相器。
在实施例中，所述反相器中的每一个进一步包括：第一POMS晶体管；第二POMS晶体管；第一NOMS晶体管；以及第二NMOS晶体管，其中，所述第二PMOS晶体管的栅极电连接到所述第二NMOS晶体管的栅极，并且该节点用作所述反相器的输入，其中，所述第一PMOS晶体管的漏极电连接到所述第一NMOS晶体管的源极，且进一步电连接到所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的源极，并且该节点用作所述反相器的输出，其中，所述第二PMOS晶体管的源极电连接到Vdd，并且所述第二NMOS晶体管的漏极电接地，其中，所述第一PMOS晶体管的源极为第一监控节点，所述第一NMOS晶体管的漏极为第二监控节点，其中，所述第一PMOS晶体管的栅极为第一使能节点，所述第一NMOS晶体管的栅极为第二使能节点。
在实施例中，所述环形振荡器进一步包括奇数个NAND门。
在实施例中，所述NAND门中的每个进一步包括：第一PMOS晶体管；第二PMOS晶体管；第三PMOS晶体管；第一NMOS晶体管；第二NOMS晶体管；以及第三NMOS晶体管，其中，所述第二PMOS晶体管的栅极电连接到所述第二NMOS晶体管的栅极，并且该节点用作所述NAND门的输入，其中，所述第三PMOS晶体管的栅极电连接到所述第三NMOS晶体管的栅极，其中，所述第二PMOS晶体管的源极和所述第三PMOS晶体管的源极电连接到Vdd，其中，所述第二PMOS晶体管的漏极和所述第三PMOS晶体管的漏极电连接到所述第三NMOS晶体管的源极，其中，所述第三NMOS晶体管的漏极电连接到所述第二NMOS晶体管的源极，且进一步电连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的源极，其中，所述第二NMOS晶体管的漏极电接地，其中，所述第一PMOS晶体管的源极为第一监控节点，并且所述第一NMOS晶体管的漏极为第二监控节点，其中，所述第一PMOS的源极是第一使能节点，所述第一NMOS晶体管的栅极是第二使能节点，所述第三PMOS晶体管和所述第三NMOS晶体管的栅极电连接在一起，作为第三使能节点。
在实施例中，所述环形振荡器进一步包括奇数个NOR门。
在实施例中，所述NOR门中的每一个进一步包括：第一POMS晶体管；第二PMOS晶体管；第三PMOS晶体管；第一NMOS晶体管；第二NOMS晶体管；以及第三NMOS晶体管，其中，所述第三PMOS晶体管的源极电连接到Vdd，其中，所述第三PMOS晶体管的栅极电连接到所述第三NMOS晶体管的栅极，并且该节点用作所述NOR门的输入，其中，所述第三PMOS晶体管的漏极电连接到所述第二PMOS晶体管的源极，且进一步电连接到所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的源极，并且该节点用作所述NOR门的输出，其中，所述第二PMOS晶体管的栅极电连接到所述第二NMOS晶体管的栅极，并且该节点用作第三使能节点，其中，所述第二PMOS晶体管的漏极电连接到所述第二NMOS晶体管的源极和所述第三NMOS晶体管的源极，其中，所述第二NMOS晶体管的漏极和所述第三NMOS晶体管的漏极电接地，其中，所述第一POMS晶体管的源极是第一监控节点，所述第一POMS晶体管的栅极是第二使能节点，所述第一NMOS晶体管的栅极是第一使能节点，并且所述第一NOMS晶体管的漏极是第二监控节点。
在实施例中，退化管理系统进一步包括多个备用芯片。
在实施例中，所述多个芯片中的每一个进一步包括分频器。
根据其他实施例，用于退化管理的方法包括以下步骤：在所选多个管芯中的一个上测量应力参数的第一实例；在第一应力时段内对所选管芯的IC退化管理传感器应用应力模式设置；在所述第一应力时段后，切换为对所选管芯的IC退化管理传感器的测量模式设置；在所述第一应力时段后测量所述应力参数的第二实例；生成所选管芯的预测寿命值。
根据其他实施例，用于退化管理的方法进一步包括：在第二应力时段内对所选管芯上的IC退化管理传感器上切换回应力模式设置；在所选管芯的IC退化管理传感器上切换为测量模式设置；测量与所述第二应力时段相关联的所述应力参数的第三实例。根据一些实施例，所述方法进一步包括确定所选管芯的所述应力参数和所述应力时间之间的关系，基于所确定的关系生成预测的寿命值。根据一些实施例，所述方法进一步包括为多个所选管芯中的每个建立所述应力参数和所述应力时间之间的关系。根据一些实施例，所述方法进一步包括为多个所选管芯中的每个管芯预测用于所述应力模式设置下的应力参数的预期寿命。根据一些实施例，所述方法进一步包括当管芯达到预测的寿命时，断开所述管芯的电源。
在实施例中，退化管理方法进一步包括：在第二应力时段内对于所选管芯上的IC退化管理传感器切换回所述应力模式设置；对于所选管芯上的IC退化管理传感器切换为测量模式设置；测量与所述第二应力时段相关联的所述应力参数的第三实例。
在实施例中，退化管理方法进一步包括：确定所选管芯的所述应力参数和所述应力时间之间的关系，其中，基于所确定的关系生成预测的寿命值。
在实施例中，退化管理方法进一步包括：对于多个所选管芯中的每个建立所述应力参数和所述应力时间之间的关系。
在实施例中，退化管理方法进一步包括：对于多个所选管芯中的每个预测用于所述应力模式设置下的应力参数的预期寿命。
在实施例中，退化管理方法进一步包括：当管芯达到预测的寿命时，断开所述管芯的电源。
上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地了解本发明的各个方面。本领域的技术人员应理解，其可以容易地使用本公开作为基础来设计或修改其他工艺和结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应理解，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下可以对其进行各种更改、替换和变更。

Claims (1)

1.一种IC退化管理传感器，包括：
奇数个第一逻辑门，电连接为环形振荡器结构，
每个第一逻辑门具有输入和输出，其中，每个第一逻辑门进一步包括：
第一PMOS晶体管；
第一NOMS晶体管；和
第二逻辑门，具有输入和输出，
其中，所述第二逻辑门的输入是所述第一逻辑门的输入；
其中，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极电连接到所述第二逻辑门的输出，并且所述第二逻辑门的输出是所述第一逻辑门的输出。
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