CN107403769B - 组件薄片及单个化方法 - Google Patents

组件薄片及单个化方法 Download PDF

Info

Publication number
CN107403769B
CN107403769B CN201710303335.4A CN201710303335A CN107403769B CN 107403769 B CN107403769 B CN 107403769B CN 201710303335 A CN201710303335 A CN 201710303335A CN 107403769 B CN107403769 B CN 107403769B
Authority
CN
China
Prior art keywords
fiducial
orientation
fiducial marker
sheet
marker
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710303335.4A
Other languages
English (en)
Other versions
CN107403769A (zh
Inventor
W·M·M·苏莱曼
N·克里希南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN107403769A publication Critical patent/CN107403769A/zh
Application granted granted Critical
Publication of CN107403769B publication Critical patent/CN107403769B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)

Abstract

本申请案涉及组件薄片及单个化方法。一种电子组件薄片(300)包含多个电子组件(302)。多个连接部件将所述电子组件(302)机械地连接在一起。第一基准标记(324)位于所述薄片(300)上的第一预定位置处，且第二基准标记(326)位于所述薄片(300)上的第二预定位置处。

Description

组件薄片及单个化方法
技术领域
本申请案涉及组件薄片及单个化方法。
背景技术
分流电阻器是在许多电子装置及电路中用于测量穿过组件或电路的电流的低电阻电阻器。测量跨越分流电阻器的电压降，此容易地提供穿过分流电阻器的电流。分流电阻器的电阻是极低的以使分流电阻对电路的影响最小化。如果分流电阻为高，那么分流电阻器将从其正测量电流的组件或电路汲取电力。除具有低电阻之外，分流电阻器还必须传递流动穿过所述电路或组件的全部电流。因此，分流电阻器是通常具有高体积以便具有低电阻及传导电流穿过组件或电路的能力的组件。
发明内容
一种电子组件薄片包含多个电子组件。多个连接部件将所述电子组件机械地连接在一起。第一基准标记位于所述薄片上的第一预定位置处，且第二基准标记位于所述薄片上的第二预定位置处。
附图说明
图1是具有正充当分流电阻器的高电流低电阻电阻器的电路的框图。
图2是包含集成电路裸片及分流电阻器的示范性集成电路封装的内部的侧视等距视图。
图3A是其中形成有多个电阻器的薄片的俯视平面图。
图3B是图3A的薄片上的单个电阻器的放大视图。
图4是图3A的相对于单个化装置处于未对准位置的薄片的俯视平面图。
图5是对图4的薄片进行分析以确定其定向的俯视平面图。
图6是具有位于特定电阻器上的基准标记的电阻器薄片的俯视平面图。
图7A是呈十字形形状的基准点的实例。
图7B是T形基准点的实例。
图8是描述将组件薄片与单个化装置对准的方法的流程图。
具体实施方式
图1是具有正充当分流电阻器的高电流低电阻电阻器R10的电路100的框图。电路100是使用低电阻高电流电阻器作为分流电阻器的众多电路设计中的一者的实例。电路100包含给电路100内的组件及电路供应电力的电力供应器110。电力电路112产生传导穿过分流电阻器R10的输出信号。通过分流电阻器R10的电流产生与所述电流成比例的感测电压VSENSE。控制器114监测感测电压VSENSE并响应于感测电压VSENSE而控制电力电路。
分流电阻器R10的电阻是极低的以使分流电阻器R10对电路100中的其它组件的影响最小化。如果分流电阻器R10的电阻为高，那么分流电阻器R10将消耗原本将传导到输出的电力。除具有低电阻之外，分流电阻器R10还必须传递从电力电路112流动到输出的全部电流。因此，分流电阻器(例如，分流电阻器R10)是具有高体积及/或大横截面以便具有低电阻及传导高电流的能力的组件。分流电阻器的高体积使得分流电阻器被制作到大部分集成电路裸片中及在物理上附接到大部分集成电路裸片变得不切实际。用作分流电阻器的一些电阻器由铜合金制作。
图2是包含集成电路裸片204及电阻器R20的示范性集成电路封装200的内部的侧视等距视图。封装200可包含将裸片200紧固在图2中所展示的其位置中的其它装置。在图2的实例中，电阻器R20具有低电阻及传递高电流(例如传导穿过分流电阻器的电流)的能力。裸片204及电阻器R20两者均机械地且电性地耦合到引线框架208，引线框架208具有从第一侧212延伸的引线210及从第二侧218延伸的引线216。裸片204通过线接合220电耦合到引线210及216。裸片204汲取相对小的电流，因此常规线接合220足以使裸片204耦合到引线框架208的第一侧212上的引线210及第二侧218上的引线216。
电阻器R20充当分流电阻器，因而裸片204可能不具有电阻器R20的电流处置能力。电阻器R20可由上文所描述的材料制作从而成为导电材料块(例如，铜合金块)。电阻器R20具有第一端230及第二端232。端230及232涂覆有导电粘合剂以将电阻器R20机械地且电性地耦合到引线框架208的第一侧212上的引线210及引线框架208的第二侧218上的引线216。当电阻器R20用作分流电阻器时，为处置电阻器R20的电流要求，第一端230电耦合到多个引线240且第二端232电耦合到多个引线242。电阻器R20具有用于接纳线接合244及246的垫或其它位置，线接合244及246分别耦合到引线248及250。引线248及250用于测量因穿过电阻器R20的电流而产生的感测电压VSENSE，如参考图1所描述。
电阻器R20从电阻器薄片被单个化为独立于裸片204的小芯片模块，且之后才被放置于封装200内。在电阻器的单个化之前，需要执行自动锯片对准以将电阻器正确地切割成正确大小及形状。单个化装置(例如，锯片或类似物)将电阻器从电阻器薄片单个化。硅晶片切粒中所使用的常规自动锯片对准方法取决于用于对准参考的装置芯片(裸片)独有特征且不适于将电阻器(例如，电阻器R20)单个化。
图3A是其中形成有多个电阻器302的薄片300的俯视平面图，且图3B是单个电阻器304的放大视图。在一些实例中，整个薄片300由电阻器302的材料(例如，上文所描述的铜合金)制作。薄片300可经压印或处理(例如，经蚀刻)以形成图3A中所展示的个别电阻器302及图3B中所展示的电阻器304。如图3B中所展示，多个连接部件306将个别电阻器彼此连接以形成电阻器薄片300。连接部件306位于薄片的切口部分307之间。这些连接部件306必须被切割掉以将个别电阻器彼此单个化。如果切割未与连接部件306对准，那么单个化或切割装置可能会接触电阻器，此将损坏或毁坏电阻器。
在图3A的实例中，电阻器302被布置成具有多个正交的行308及列310的阵列。薄片具有第一边缘312、第二边缘314、第三边缘316及第四边缘318。薄片300包含多个基准标记(其在本文中称为“基准点”)以为单个化操作提供参考点。基准点事实上可为具有能够由成像装置成像的形状的任何标记，如下文所描述。基准点位于薄片300上的预定位置处。因此，当将基准点成像时，成像系统可使基准点的图像的位置与单个化装置相关以执行准确单个化，如下文所描述。
在图3A的实例中，薄片300上的基准点320是T形基准点。进一步参考图3A的实例，基准点取决于其在薄片300上的位置而沿四个方向定向。在其它实例中，基准点320不沿任何特定方向定向，而是放置在薄片300上的预定位置处。基准点322提供第一定向的实例，其中T形基准点在此处称为是竖立的。在图3的实例中，具有第一定向的基准点接近薄片300的第一边缘312而定位。基准点324提供第二定向的实例，其中T形基准点相对于第一定向沿顺时针旋转90°。基准点324的定向在本文中称为向右旋转。在图3A的实例中，具有第二定向的基准点接近第二边缘314而定位。基准点326提供第三定向的实例，其中T形基准点的定向相对第一定向被颠倒。第三定向在本文中称为相反定向。在图3A的实例中，具有第三定向的基准点接近第三边缘316而定位。基准点328提供第四定向的实例，其中T形基准点328相对于第一定向沿逆时针旋转90°。第四定向在本文中称为向左旋转。在图3A的实例中，具有第四定向的基准点位于第四边缘318上。
在其它实例中，基准点的不同定向可指示薄片300的拐角。更具体来说，具有第一定向的基准点可接近第一拐角而定位，具有第二定向的基准点可接近第二拐角而定位，以此类推。在一些实例中，竖立“T”的水平部分位于距薄片的边缘预定距离处且“T”的竖直部分位于薄片300上的预定位置处。
基准点320为薄片300相对于将电阻器302单个化的单个化装置或类似物(图3A中未展示)的视觉对准提供定向标记。具有第一定向的基准点(例如，基准点322)中的水平线条提供关于第一侧312的位置的指示。基准点320的竖直部分提供关于薄片300的定向的第一指示。因此，通过成像系统使具有第一定向的基准点与薄片300的第一边缘312相关。此同样适用于(例如)关于基准点326的第三定向，在基准点326中，向上延伸的竖直部分指向薄片300的内部，因此成像系统使第三定向与第三边缘316相关。第二边缘314及第四边缘318上的基准点的竖直部分提供如下指示：基准点接近边缘314及318而定位。所述基准点的水平部分指示薄片300的其上定位有所述基准点的边缘。当水平部分在竖直部分左边时，基准点接近第二边缘314而定位，且当水平部分在竖直部分右边时，基准点接近第四边缘318而定位。
除提供关于薄片300的边缘的位置的指示之外，基准点320还提供关于薄片300的位置的信息。基准点320位于薄片300上的预定位置处。举例来说，基准点320可位于距边缘预定距离处。当成像系统定位及识别基准点时，成像系统可基于基准点的位置而容易地确定薄片300的位置。如下文更详细描述，位置信息用于在将个别电阻器302从薄片300切割掉或单个化之前确定薄片300相对于单个化装置的对准及/或定向。
图4展示相对于单个化装置450处于未对准位置的薄片300。在图4的实例中，单个化装置450沿着图4中所展示的笛卡尔(Cartesian)平面的X-Y坐标而操作。必须对薄片300及/或单个化装置450进行旋转，使得在将电阻器302单个化之前薄片300及单个化装置450是对准的，否则，在单个化过程期间电阻器302将被损坏。成像系统400捕获薄片300的图像并识别指示薄片300的位置及定向的基准点及基准点的位置。举例来说，成像系统400可包含识别基准点及基准点的定向的处理组件。接着，对薄片及/或单个化装置450进行定向以在不损坏电阻器302的情况下将电阻器302单个化。举例来说，对准组件(未展示)可定向或对准薄片及/或单个化装置450。
在图4的实例中，成像系统400捕获薄片300的第三边缘316与第四边缘318的相交点附近的图像，基准点404及基准点406位于所述相交点附近。在此实例中，成像系统400或与成像系统400相关联的处理组件识别以放大视图展示的基准点404。基准点404具有第四定向，因此其具有竖直部分412与向右延伸的水平部分414。竖直部分412与水平部分414在相交点416处相交。成像系统400将向右延伸的水平部分414识别为接近第四边缘318而定位的基准点。在一些实例中，成像系统400可分析基准点406的特性以确定：成像系统400正将薄片300的接近第三边缘316与第四边缘318的区域成像。
成像系统400将第二基准点成像以获得用以判定薄片300相对于单个化装置450的定向的信息。在图4的实例中，成像系统400将接近薄片300的第二边缘314而定位且具有第二定向的第二基准点420成像。基准点420具有竖直部分422与从竖直部分422向左延伸的水平部分424。水平部分424与竖直部分422在相交点426处相交。成像系统400将从竖直部分422向左延伸的水平部分424识别为接近第二边缘314而定位的基准点。相交点426的位置提供薄片300相对于单个化装置450的位置及定向。
图5是对图4的薄片300进行分析以确定其定向的俯视平面图。成像系统400或与其相关联的组件已确定位于薄片300上的预定位置处的基准点404及420的位置。成像系统400产生分别与基准点404及420的相交点416及426两者相交的轴线500。将轴线500与平行于笛卡尔平面的x轴的轴线502进行比较，所述x轴与单个化装置的锯割方向相关联。成像系统400产生用以使薄片300及/或单个化装置旋转以使得轴线500与502平行的信号。当轴线500与502平行时，单个化装置450可对薄片300进行切割以形成个别电阻器302。
上文已将薄片300描述为具有位于薄片300上的预定位置处的T形基准点320。基准点可具有使得成像系统能够对其进行定位的其它形状。举例来说，基准点可为X形的，或基准点可为圆形的。基准点可通过多种不同方法放置于薄片300上。举例来说，基准点可被印刷、压印、镀敷或蚀刻到薄片300上或薄片300中。本文中已将薄片300描述为电阻器薄片。在其它实例中，薄片可包含其它组件，例如其它离散组件或其它金属组件。
在一些实例中，基准点放置于薄片中的电阻器上。图6是具有位于电阻器上的基准点的电阻器薄片600的俯视平面图。在图6的实例中，位于薄片600的拐角中的四个电阻器在其上定位有基准点。在其上定位有基准点的电阻器是位于左上拐角中的第一电阻器610、位于右上拐角中的第二电阻器612、位于右下拐角中的第三电阻器614及位于左下拐角中的第四电阻器616。这些电阻器610到616上的基准点用于以与上文所描述相同的方式识别薄片600的位置及定向，只不过所述基准点位于电阻器上而非薄片300(图3A)的边缘上。
图7A及7B是可应用于电阻器或薄片的不同基准点的实例。图7A是呈十字形形状的基准点700的实例。所述十字形具有在相交点714处相交的水平部分710及竖直部分712。水平部分710、竖直部分712与相交点714的组合提供成像信息以使得成像系统400(图4)能够确定薄片600(图6)的位置及定向。在图7A的实例中，基准点700包含区分基准点700与可由成像系统400成像的其它伪影的光点718。在一些实施例中，基准点700被旋转45°以形成X形基准点。
图7B是T形基准点730的实例。基准点730在所有电阻器610到616(图6)上可具有相同定向。在其它实例中，基准点730取决于其所位于的拐角而具有不同定向。成像系统400(图4)接着可容易地确定薄片600(图6)的位置及定向。
已描述了组件薄片上的各种基准点及基准点的不同位置，现在将描述单个化装置及单个化方法。参考图4，其中薄片300与单个化装置450未对准且其中单个化装置450沿着图4的笛卡尔平面进行操作或切割。成像系统400将基准点404成像且确定基准点404的位置，例如相交点416的位置。同时或随后，成像系统400将基准点420(例如，相交点426)成像。通过分析基准点404及420的位置，成像系统400能够确定薄片300的位置及定向。此分析的一个实例由图5的轴线500及502展示，其中非平行轴线是对薄片300的指示且单个化装置450并未被一起定向。响应于所述分析，对薄片300及/或单个化装置450进行重定向，且可执行第一次切割以将电阻器302单个化。所述定向使得单个化装置450能够在不损坏电阻器302或其它组件的情况下切割连接部件306(图3B)。
可将薄片300旋转90°以执行正交于第一次切割的第二次切割。成像系统400可执行另一分析以确定经旋转薄片是否相对单个化装置450而定向，如上文所描述。因此，可对薄片300及/或单个化装置450进行旋转，使得薄片300及/或单个化装置450被适当地定向以执行正交切割。
图8是描述将组件薄片与单个化装置对准的方法的流程图800。在步骤802中，将位于组件薄片上的预定位置处的第一基准标记成像。在步骤804中，将位于组件薄片上的预定位置处的第二基准标记成像。在步骤806处，所述方法继续进行以下操作：响应于将第一基准标记成像及将第二基准标记成像而确定组件薄片的定向。在步骤808处，所述方法包含响应于确定组件薄片的定向而将组件薄片与单个化装置对准。
虽然已在本文中详细描述了组件薄片及定向方法的一些实例，但应理解，可以其它方式不同地体现及采用发明性概念，且所附权利要求书打算理解为包含此些变化形式，受现有技术限制的除外。

Claims (30)

1.一种用于将组件从组件薄片单个化的装置，所述装置包括：
单个化装置，其用于将个别组件从所述组件薄片单个化；
成像系统，其用于将位于所述薄片上的预定位置处的多个基准标记成像；
处理组件，其用于响应于将所述多个基准标记成像而确定所述薄片的对准；及
对准组件，其用于响应于确定所述薄片的所述对准而移动所述单个化装置及所述组件薄片中的至少一者以实现预定定向，
其中确定所述薄片的所述对准包含：在所述多个基准标记中的第一基准标记的图像与所述多个基准标记中的第二基准标记的图像之间安插一轴线，且将所述轴线与相关联于所述单个化装置的轴线进行比较。
2.根据权利要求1所述的装置，所述组件薄片包括：
多个电子组件；及
多个连接部件，其将所述电子组件机械地连接在一起，
其中所述第一基准标记位于所述组件薄片上的第一预定位置处，且所述第二基准标记位于所述组件薄片上的第二预定位置处。
3.根据权利要求2所述的装置，其中所述电子组件是电阻器。
4.根据权利要求2所述的装置，其中所述电子组件以平行列与平行行的阵列对准。
5.根据权利要求1所述的装置，其中所述第一基准标记具有第一定向且所述第二基准标记具有第二定向。
6.根据权利要求1所述的装置，其中所述组件薄片包含：
第一侧，其中所述第一基准标记接近所述第一侧而定位；
第二侧，其中所述第二基准标记接近所述第二侧而定位；
第三侧，其中第三基准标记接近所述第三侧而定位；及
第四侧，其中第四基准标记接近所述第四侧而定位。
7.根据权利要求6所述的装置，其中：
所述第一基准标记、所述第二基准标记、所述第三基准标记及所述第四基准标记具有相同形状；
所述第一基准标记具有第一定向；
所述第二基准标记具有第二定向；
所述第三基准标记具有第三定向；且
所述第四基准标记具有第四定向。
8.根据权利要求1所述的装置，其中所述组件薄片包含：
第一拐角，其中所述第一基准标记接近所述第一拐角而定位；
第二拐角，其中所述第二基准标记接近所述第二拐角而定位；
第三拐角，其中第三基准标记接近所述第三拐角而定位；及
第四拐角，其中第四基准标记接近所述第四拐角而定位。
9.根据权利要求8所述的装置，其中：
所述第一基准标记、所述第二基准标记、所述第三基准标记及所述第四基准标记具有相同形状；
所述第一基准标记具有第一定向；
所述第二基准标记具有第二定向；
所述第三基准标记具有第三定向；且
所述第四基准标记具有第四定向。
10.根据权利要求1所述的装置，其中所述第一基准标记及所述第二基准标记中的至少一者被蚀刻到所述组件薄片中。
11.根据权利要求1所述的装置，其中所述第一基准标记及所述第二基准标记中的至少一者被镀敷到所述组件薄片上。
12.根据权利要求1所述的装置，其中所述第一基准标记及所述第二基准标记中的至少一者位于所述组件中的至少一者上。
13.根据权利要求1所述的装置，其中所述组件薄片具有多个拐角，且其中所述基准标记中的至少一者接近所述多个拐角中的至少一者而定位。
14.根据权利要求1所述的装置，其中所述组件薄片具有多个侧，且其中所述基准标记中的至少一者接近所述多个侧中的至少一者而定位。
15.根据权利要求1所述的装置，其中所述成像系统包含用于确定基准标记的定向的组件。
16.一种将组件薄片与单个化装置对准的方法，所述方法包括：
将位于所述组件薄片上的预定位置处的第一基准标记成像；
将位于所述组件薄片上的预定位置处的第二基准标记成像；
响应于将所述第一基准标记成像及将所述第二基准标记成像而确定所述组件薄片的定向；及
响应于确定所述组件薄片的所述定向而将所述组件薄片中的至少一者与所述单个化装置对准，
其中确定所述组件薄片中的至少一者的所述定向包含：在所述第一基准标记的图像与所述第二基准标记的图像之间安插一轴线，且将所述轴线与相关联于所述单个化装置的轴线进行比较。
17.根据权利要求16所述的方法，其进一步包括确定所述第一基准标记及所述第二基准标记中的至少一者的定向。
18.根据权利要求16所述的方法，其中所述组件薄片具有多个边缘，且所述第一基准标记及所述第二基准标记中的至少一者接近所述多个边缘中的至少一者而定位。
19.根据权利要求16所述的方法，其中所述第一基准标记及所述第二基准标记中的至少一者位于所述组件中的预定组件上。
20.根据权利要求16所述的装置，所述组件薄片包括：
多个电子组件；及
多个连接部件，其将所述电子组件机械地连接在一起。
21.根据权利要求20所述的装置，其中所述电子组件是电阻器。
22.根据权利要求20所述的装置，其中所述电子组件以平行列与平行行的阵列对准。
23.根据权利要求16所述的装置，其中所述第一基准标记具有第一定向且所述第二基准标记具有第二定向。
24.根据权利要求16所述的装置，其中所述组件薄片包含：
第一侧，其中所述第一基准标记接近所述第一侧而定位；
第二侧，其中所述第二基准标记接近所述第二侧而定位；
第三侧，其中第三基准标记接近所述第三侧而定位；及
第四侧，其中第四基准标记接近所述第四侧而定位。
25.根据权利要求24所述的装置，其中：
所述第一基准标记、所述第二基准标记、所述第三基准标记及所述第四基准标记具有相同形状；
所述第一基准标记具有第一定向；
所述第二基准标记具有第二定向；
所述第三基准标记具有第三定向；且
所述第四基准标记具有第四定向。
26.根据权利要求16所述的装置，其中所述组件薄片包含：
第一拐角，其中所述第一基准标记接近所述第一拐角而定位；
第二拐角，其中所述第二基准标记接近所述第二拐角而定位；
第三拐角，其中第三基准标记接近所述第三拐角而定位；及
第四拐角，其中第四基准标记接近所述第四拐角而定位。
27.根据权利要求26所述的装置，其中：
所述第一基准标记、所述第二基准标记、所述第三基准标记及所述第四基准标记具有相同形状；
所述第一基准标记具有第一定向；
所述第二基准标记具有第二定向；
所述第三基准标记具有第三定向；且
所述第四基准标记具有第四定向。
28.根据权利要求16所述的装置，其中所述第一基准标记及所述第二基准标记中的至少一者被蚀刻到所述组件薄片中。
29.根据权利要求16所述的装置，其中所述第一基准标记及所述第二基准标记中的至少一者被镀敷到所述组件薄片上。
30.根据权利要求16所述的装置，其中所述第一基准标记及所述第二基准标记中的至少一者位于所述组件中的至少一者上。
CN201710303335.4A 2016-05-03 2017-05-03 组件薄片及单个化方法 Active CN107403769B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/145,083 2016-05-03
US15/145,083 US20170323708A1 (en) 2016-05-03 2016-05-03 Component sheet and method of singulating

Publications (2)

Publication Number Publication Date
CN107403769A CN107403769A (zh) 2017-11-28
CN107403769B true CN107403769B (zh) 2023-07-04

Family

ID=60243631

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710303335.4A Active CN107403769B (zh) 2016-05-03 2017-05-03 组件薄片及单个化方法

Country Status (2)

Country Link
US (2) US20170323708A1 (zh)
CN (1) CN107403769B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6938118B2 (ja) * 2016-06-27 2021-09-22 Koa株式会社 表面実装形薄膜抵抗ネットワーク

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4418474A (en) * 1980-01-21 1983-12-06 Barnett William P Precision resistor fabrication employing tapped resistive elements
JPS61237424A (ja) * 1985-04-15 1986-10-22 Canon Inc 位置合せ装置
US4943767A (en) * 1986-08-21 1990-07-24 Tokyo Electron Limited Automatic wafer position aligning method for wafer prober
CN1650428A (zh) * 2002-04-26 2005-08-03 Eo技术株式会社 校准激光标记系统中的标记的方法
CN101071276A (zh) * 2006-05-09 2007-11-14 Asml荷兰有限公司 位移测量系统、光刻设备、位移测量方法和装置制造方法
CN101312156A (zh) * 2007-05-24 2008-11-26 株式会社丰田自动织机 制造有机电致发光元件的方法
US7586198B2 (en) * 2003-11-20 2009-09-08 E. I. Du Pont De Nemours And Company Innerlayer panels and printed wiring boards with embedded fiducials
CN102087479A (zh) * 2009-12-02 2011-06-08 超科技公司 用于形成具有粗糙表面的发光二极管的光学对准方法
CN103733138A (zh) * 2011-08-03 2014-04-16 株式会社V技术 被曝光基板的定位校正方法及曝光装置
CN104425369A (zh) * 2013-09-02 2015-03-18 东和株式会社 切断装置及切断方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576496B1 (en) * 2000-08-21 2003-06-10 Micron Technology, Inc. Method and apparatus for encapsulating a multi-chip substrate array
US7015418B2 (en) * 2002-05-17 2006-03-21 Gsi Group Corporation Method and system for calibrating a laser processing system and laser marking system utilizing same
US20070063333A1 (en) 2005-09-20 2007-03-22 Texas Instruments Incorporated Semiconductor package with internal shunt resistor
US8018056B2 (en) 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
US7847391B2 (en) 2008-07-01 2010-12-07 Texas Instruments Incorporated Manufacturing method for integrating a shunt resistor into a semiconductor package
US8324721B2 (en) 2008-07-01 2012-12-04 Texas Instruments Incorporated Integrated shunt resistor with external contact in a semiconductor package
MY160276A (en) * 2009-08-18 2017-02-28 Multitest Elektronische Systeme Gmbh An elastic unit as a separate elastic member to be mounted at an elastic unit receiving section of an align fixture
MY152834A (en) * 2009-08-18 2014-11-28 Multitest Elektronische Syst An elastic unit for clamping an electronic component and extending below an electronic component receiving volume of an align fixture
MY154258A (en) * 2009-08-18 2015-05-29 Multitest Elektronische Syst Elastic unit exerting two angled force components on an abutting section of an align fixture
MY152429A (en) * 2009-08-18 2014-09-30 Multitest Elektronische Syst Carrier for aligning electronic components with slidably arranged plates
US8053898B2 (en) 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
US8697496B1 (en) * 2012-10-04 2014-04-15 Texas Instruments Incorporated Method of manufacture integrated circuit package
US9685502B2 (en) 2013-02-07 2017-06-20 John Wood Bipolar junction transistor structure
US9576932B2 (en) 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
US9620439B2 (en) 2013-03-09 2017-04-11 Adventive Ipbank Low-profile footed power package
US9576884B2 (en) 2013-03-09 2017-02-21 Adventive Ipbank Low profile leaded semiconductor package
US9235014B2 (en) * 2013-07-31 2016-01-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Optics system module for use in an optical communications module, an optical communications system, and a method
US9523735B2 (en) * 2014-10-08 2016-12-20 Eastman Kodak Company Electrical test system with vision-guided alignment
US10365303B2 (en) 2016-04-28 2019-07-30 Texas Instruments Incorporated Shunt strip
US10335875B2 (en) 2016-05-26 2019-07-02 Texas Instruments Incorporated Methods and devices for dicing components from a sheet of copper alloy

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4418474A (en) * 1980-01-21 1983-12-06 Barnett William P Precision resistor fabrication employing tapped resistive elements
JPS61237424A (ja) * 1985-04-15 1986-10-22 Canon Inc 位置合せ装置
US4943767A (en) * 1986-08-21 1990-07-24 Tokyo Electron Limited Automatic wafer position aligning method for wafer prober
CN1650428A (zh) * 2002-04-26 2005-08-03 Eo技术株式会社 校准激光标记系统中的标记的方法
US7586198B2 (en) * 2003-11-20 2009-09-08 E. I. Du Pont De Nemours And Company Innerlayer panels and printed wiring boards with embedded fiducials
CN101071276A (zh) * 2006-05-09 2007-11-14 Asml荷兰有限公司 位移测量系统、光刻设备、位移测量方法和装置制造方法
CN101312156A (zh) * 2007-05-24 2008-11-26 株式会社丰田自动织机 制造有机电致发光元件的方法
CN102087479A (zh) * 2009-12-02 2011-06-08 超科技公司 用于形成具有粗糙表面的发光二极管的光学对准方法
CN103733138A (zh) * 2011-08-03 2014-04-16 株式会社V技术 被曝光基板的定位校正方法及曝光装置
CN104425369A (zh) * 2013-09-02 2015-03-18 东和株式会社 切断装置及切断方法

Also Published As

Publication number Publication date
CN107403769A (zh) 2017-11-28
US20180255644A1 (en) 2018-09-06
US10448511B2 (en) 2019-10-15
US20170323708A1 (en) 2017-11-09

Similar Documents

Publication Publication Date Title
US5153507A (en) Multi-purpose bond pad test die
JP4640715B2 (ja) アライメント方法及びアライメント装置
US6506614B1 (en) Method of locating and placing eye point features of a semiconductor die on a substrate
EP0478116A1 (en) Method of centering bond positions
US9047671B2 (en) Platelike workpiece with alignment mark
CN104766812A (zh) 包含有成像设备的分割装置
JP4612441B2 (ja) アライメント方法
TW201532229A (zh) 具有缺陷排除之整合式銲線接合器與三維測量系統
CN107403769B (zh) 组件薄片及单个化方法
US20080285021A1 (en) Wafer inspecting method and device
WO2015025674A1 (ja) 結晶方位マーク付き処理基板、結晶方位検出方法及び結晶方位マーク読出装置
KR100626243B1 (ko) 표면 장착 칩 패키지
KR101582809B1 (ko) 반도체 구성요소들을 핸들링하기 위한 적어도 하나의 핸들링 디바이스의 조정을 위해 촬상 디바이스를 이용하는 장치 및 방법
US7326025B2 (en) System for detecting warped carriers and associated methods
US5508629A (en) Method and apparatus for inspecting integrated circuit probe cards
US6990226B2 (en) Pattern recognition method
JP4436641B2 (ja) 切削装置におけるアライメント方法
KR102119077B1 (ko) 가공 방법
KR101195827B1 (ko) 반도체 칩 패키지의 에지 검출 방법
CN111220106A (zh) 针对贴附于基板上芯片的量测方法、存储设备以及终端
JP5621395B2 (ja) 半導体装置の製造方法
KR20150127595A (ko) 인디케이터 라인을 구비한 웨이퍼 매핑 프로세스 제어
US11435398B2 (en) Real time chuck temperature monitoring
CN111566804B (zh) 包括夹持系统的焊线机的操作系统及方法
CN101963646A (zh) 半导体器件的测试设备及其测试方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant