CN107403755A - 芯片制作方法 - Google Patents

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Abstract

本发明涉及提供一种芯片制作方法,包括:将半导体板平贴于载体上,用第一粘贴介质将所述半导体板粘贴于所述载体上,将所述半导体板分割成至少两片芯片;用提取装置的提取面贴靠其中一个所述芯片,消除或消弱对应的所述芯片上的第一粘贴介质的粘性,解除或削弱对应的所述芯片与所述载体之间的粘贴关系,所述提取装置通过所述提取面将半导体板提取;其中,所述芯片平贴于所述提取面上,所述芯片落入所述提取面的范围内。避免提取芯片的过程导致芯片碎裂,提高芯片的合格率。

Description

芯片制作方法
技术领域
[0001]本发明属于电子领域,具体涉及一种芯片制作方法。
背景技术
[0002]传统的流水化作业的芯片制作过程是:先制成整片的半导体板,再将半导体板在 平板上切割成若干小的芯片,再采用提取装置将芯片提起,然后转移芯片至下一工序。但 是,由于切割后的芯片边沿常产生细微裂纹,提取芯片时常导致芯片裂纹生长、芯片破裂, 从而降低芯片合格率;特别是,当芯片厚度很薄的时候,裂纹更易生长,芯片合格率更低。
发明内容
[0003]基于此,本发明在于克服现有技术的缺陷,提供一种芯片制作方法,避免提取芯片 的过程导致芯片碎裂,提高芯片的合格率。
[0004] 其技术方案如下:
[0005] 一种芯片制作方法,包括:将半导体板平贴于载体上,用第一粘贴介质将所述半导 体板粘贴于所述载体上,将所述半导体板分割成至少两片芯片;用提取装置的提取面贴靠 其中一个所述芯片,消除或消弱对应的所述芯片上的第一粘贴介质的粘性,解除或削弱对 应的所述芯片与所述载体之间的粘贴关系,所述提取装置通过所述提取面将半导体板提 取;其中,所述芯片平贴于所述提取面上,所述芯片落入所述提取面的范围内。
[0006] 在其中一个实施例中,在所述提取面上设置第二粘贴介质,当所述提取面贴靠所 述芯片时,所述芯片被第二粘贴介质粘贴于所述提取面上。
[0007] 在其中一个实施例中,在所述提取装置上设置真空设备,所述真空设备在所述提 取面上形成负压,当所述提取面贴靠所述芯片时,所述芯片被吸附在于所述提取面上。
[0008] 在其中一个实施例中,在所述提取装置上设置静电吸附器,所述静电吸附器在所 述提取面上产生吸力,当所述提取面贴靠所述芯片时,所述芯片被静电吸附在于所述提取 面上。
[0009] 在其中一个实施例中,将所述半导体板分割为至少三个所述芯片,在所述提取装 置上设置至少两个所述提取面,至少两个所述提取面同时贴靠对应的所述芯片,消除或消 弱对应的至少两个所述芯片上的第一粘贴介质的粘性,解除或削弱对应的至少两个所述芯 片与所述载体之间的粘贴关系,同时将至少两个所述芯片提取。
[0010] 在其中一个实施例中,将所述芯片提取后,将所述提取装置上的至少两个所述芯 片贴附于第一扩展片上,所述提取面释放对应的所述芯片。
[0011] 在其中一个实施例中,芯片制作方法还包括:在所述半导体板上制作至少两个电 路单元,所述电路单元与所述芯片对应。 # > < B
[0012] 在其中一个实施例中,芯片制作方法还包括:将所述芯片提取后,通过各向异性导 电胶将所述芯片舰于第二扩展壯,其巾,臟第二扩顧上设雕麵,所触路单元 的引脚与所述扩展脚对接。
[0013] 在其中一个实施例中,所提取的芯片粘贴材料粘贴于线路基板上,并采用封装层 覆盖所述芯片,使所述封装层和所述线路基板将所述芯片合围其间。
[0014] 在其中一个实施例中,除去所述芯片连接的粘贴材料、以及线路基板,在所述芯片 上通过金属积淀和绝缘积层的工艺生长,获得与所述芯片电联通的扩展互连线。
[0015] 本发明的有益效果在于:
[0016] 1、提取芯片时,消除或消弱对应的芯片上的第一粘贴介质的粘性,解除或削弱对 应的芯片与载体之间的粘贴关系(以下称之为将芯片“释放”),使得对应的芯片可以被提取 装置提取;此时,与待提取的芯片相邻其他芯片上的第一粘贴介质的粘性没有被破坏,这些 芯片仍然被粘贴于载体上,不能被提取装置提取(即芯片未被“释放”);
[0017] 当提取装置的提取面贴靠对应的芯片时,被释放的芯片被提取面提取,由于第一 粘贴介质的粘性,未被释放的芯片保持粘贴于载体的状态,不会受到损坏,如此,可以方便 的提取特定的芯片,而不损坏其周边的芯片;并且,被释放的芯片平铺于提取面,芯片落入 提取面的提取范围内,可以是提取面的覆盖面大于或等于被释放的芯片,此时芯片全部被 提取面覆盖、芯片的边沿也被贴附于提取面会是哪个,芯片整体受力,没有弯曲褶皱、没有 应力集中,避免切割导致的细微裂纹恶化,防止芯片碎裂产生残次品,提高生产合格率。特 别是,对于很薄的半导体板或芯片,例如厚度小于或等于l〇Wn,提取芯片时需要将芯片从载 体上分离,在重力的作用下,如果芯片不落入提取面的范围内,提取范围外的芯片常产生弯 折,裂痕加深,容易使芯片碎裂,产生残次品。采用本发明的芯片制作方法后,能有效地在提 取芯片的过程中保护芯片不受损,提高产品合格率。
[0018]另一方面,即使提取面的覆盖面大于被释放的芯片,此时提取面与未被释放的芯 片接触,由于未被释放的芯片始终被第一粘贴介质粘贴于载体上,提取面不会对未被释放 的芯片产生破坏。
[0019] 通过释放待提取的芯片、不释放其余的芯片,实现芯片的选择性释放,利于使芯片 的全部平贴于提取面上,避免被提取的芯片受损,同时保障未释放的芯片不被提取面提起、 不受损坏。
[0020] 2、在提取面上设置第二粘贴介质,通过粘贴将芯片粘贴于提取面上,提取装置结 构简单,并且利于使芯片平贴于提取面上,减小芯片的形变,避免芯片受损;第二粘贴介质 可以覆盖部分或全部被提取的芯片,优选地,第二粘贴介质使芯片的所有边沿粘贴于提取 面上。
[0021] 3、在提取装置上设置真空设备,真空设备在提取面上形成负压,采用真空吸附的 方式使芯片被吸附在于提取面上,利于使芯片受力均匀,减小芯片的形变,避免芯片受损, 同时真空方式不污染芯片,利于保护半导体、以及对芯片进行后续操作;真空吸附面可以覆 盖部分或全部被提取的芯片,优选地,真空吸附面使芯片的所有边沿吸附于提取面上。 [0022] 4、在所述提取装置上设置静电吸附器,所述静电吸附器在所述提取面上产生吸 力,当所述提取面贴靠所述芯片时,所述芯片被静电吸附在于所述提取面上。采用静电吸附 的方式使芯片被吸附在于提取面上,利于使芯片受力均匀,减小芯片的形变,避免芯片受 损,同时静电吸附方式不污染芯片,利于保护半导体、以及对芯片进行后续操作;静电吸附 吸附面可以覆盖部分或全部被提取的芯片,优选地,静电吸附吸附面使芯片的所有边沿吸 附于提取面上。
[0023] 5、将半导体板分割为至少三个芯片,在提取装置上设置至少两个提取面,至少两 个提取面同时贴靠对应的芯片,消除或消弱对应的芯片上的第一粘贴介质的粘性,解除或 削弱对应的芯片与载体之间的粘贴关系,同时将至少两个芯片提取;两个提取面可以是相 互分离的,也可以是两个提取面相邻、并且融合成一体;
[0024]将所述芯片提取后,将所述提取装置上的至少两个所述芯片贴附于第一扩展片 上,所述提取面释放对应的所述芯片,芯片就被放置于第一扩展片上。在将芯片从载体转移 至第一扩展片的转运过程中,由于芯片始终贴附于提取面上,转运过程中被提取的两个或 两个以上的芯片相互之间的位置关系不改变、相互之间的间距不改变,在半导体板上预定 的位置切割为芯片,再将芯片转移至第一扩展片上,芯片相互之间的排布不发生改变,方便 芯片的进一步加工。
[0025] 6、芯片制作方法还包括:在半导体板上制作至少两个电路单元,电路单元与芯片 对应。可以先在半导体板上制作电路单元,然后将半导体板平贴于载体上,然后将半导体板 分割为芯片,便于流水化作业。电路单元可以是半导体板本身的材料制成,也可以是在半导 体板上添加其他材料后制成。制作了电路单元的半导体板具备一定的电路功能,可以作为 芯片转移到他处使用。不限于此,也可以先将半导体板平贴于,再将半导体板分割为芯片, 然后在半导体板上制作电路单元。
[0026] 7、芯片制作方法还包括:将芯片提取后,通过各向异性导电胶粘贴于第二扩展片 上,其中第二扩展片上设置扩展脚,电路单元的引脚与扩展脚对接。芯片的电路单元一般面 积较小,电路单元的引脚间隔很小,不便使用,还容易损坏,第二扩展片面积大于芯片,扩展 脚间隔大于芯片上引脚的间隔,通过第二扩展片的扩展,便于使用,同时用扩展脚实现芯片 与其他设备的联接,可以保护芯片,提高寿命。另一方面,通过各向异性导电胶来粘贴芯片 和第二扩展片,采用很薄的各向异性导电胶就可以实现芯片和第二扩展片的对接,使芯片 和第二扩展片所构成的整体更薄。
[0027] 8、所提取的芯片粘贴材料粘贴于线路基板上,并采用封装层覆盖所述芯片,使所 述封装层和所述线路基板将所述芯片合围其间;封装层可以保护芯片,优选地,封装层可以 采用模压塑料材料,但不限于此,可以根据需要选择合适的封装层材料,
[0028]优选地,除去所述芯片连接的粘贴材料、以及线路基板,在所述芯片上通过金属积 淀和绝缘积层的工艺生长,获得与所述芯片电联通的扩展互连线。通过扩展互连线实现芯 片之间、或者芯片与其他电路的连接,可以保护芯片本身的引脚;优选地,扩展互连线的针 脚间隔大于芯片上引脚的间隔,便于针脚的连接,比如焊接等操作可以更方便。同时,除去 所述芯片连接的粘贴材料、以及线路基板后,封装层半包裹住芯片,可以给予芯片一定的定 位作用,使芯片固定在预设的位置,如果同时提取两个以上的芯片、并将芯片转移至线路基 板上同时将芯片粘贴于线路基板,芯片相互之间的问及关系不发生改变,可以根据预先设 计,提取预设位置上的两个以上的芯片,芯片在封装层上的位置与预设位置一致,方便流水 生产。
附图说明
[0029]图1为本发明实施例一中芯片制作方法示意图一;
[0030]图2为本发明实施例一中芯片制作方法示意图二;
[0031 ]图3为本发明实施例一中芯片制作方法示意图三;
[0032] 图4为本发明实施例一中芯片制作方法示意图四;
[0033] 图5为本发明实施例一中芯片制作方法示意图五;
[0034]图6为本发明实施例一中芯片制作方法示意图六;
[0035]图7为本发明实施例二中半导体基板的结构示意图;
[0036] 图8为本发明实施例二中电路基板的结构图一;
[0037] 图9为本发明实施例二中电路基板的结构图二;
[0038] 图10为本发明实施例二中3D电路板的结构示意图一;
[0039] 图11为本发明实施例二中3D电路板的结构示意图二;
[0040]图12为本发明实施例三线路板制作方法示意图一;
[0041 ]图13为本发明实施例三线路板制作方法示意图二;
[0042]图14为本发明实施例三线路板制作方法示意图三;
[0043]图15为本发明实施例三线路板制作方法示意图四;
[0044]图16为本发明实施例三线路板制作方法示意图五。
[0045]附图标记说明:
[0046] 100、芯片,101、半导体层,102、隔离层,103、辅助层,104、芯片过孔,105、连接层, 106、导电部,200、半导体板,210、载体,220、第一粘贴介质,230、提取面,310、线路基板, 320、各向异性导电胶,330、过孔,340、封装层,350、弯曲间隙,360、独立触脚。
具体实施方式
[0047]下面对本发明作进一步详细说明,但本发明的实施方式不限于此。
[0048] 实施例一
[0049]如图1至3所示,芯片制作方法,包括:将半导体板200平贴于载体210上,用第一粘 贴介质220将所述半导体板200粘贴于所述载体210上,将所述半导体板200分割成至少两片 芯片100,如图1所示;用提取装置的提取面230贴靠其中一个所述芯片100,消除或消弱对应 的所述芯片100上的第一粘贴介质220的粘性,解除或削弱对应的所述芯片100与所述载体 210之间的粘贴关系,如图2、3所示,所述提取装置通过所述提取面230将半导体板200提取; 其中,所述芯片100平贴于所述提取面230上,所述芯片100落入所述提取面230的范围内。 [0050] 提取芯片100时,消除或消弱对应的芯片100上的第一粘贴介质220的粘性,解除或 削弱对应的芯片100与载体210之间的粘贴关系(以下称之为将芯片100“释放”),使得对应 的芯片100可以被提取装置提取;此时,与待提取的芯片100相邻其他芯片100上的第一粘贴 介质220的粘性没有被破坏,这些芯片100仍然被粘贴于载体210上,不能被提取装置提取 (即芯片100未被“释放”);当提取装置的提取面230贴靠对应的芯片100时,被释放的芯片 100被提取面230提取,由于第一粘贴介质220的粘性,未被释放的芯片1〇〇保持粘贴于载体 210的状态,不会受到损坏,如此,可以方便的提取特定的芯片100,而不损坏其周边的芯片 100;并且,被释放的芯片100平铺于提取面230,芯片100落入提取面230的提取范围内,可以 是提取面230的覆盖面大于或等于被释放的芯片100,此时芯片100全部被提取面230覆盖、 芯片100的边沿也被贴附于提取面230会是哪个,芯片100整体受力,没有弯曲褶皱、没有应 力集中,避免切割导致的细微裂纹恶化,防止芯片100碎裂产生残次品,提高生产合格率。特 别是,对于很薄的芯片100,例如厚度小于或等于10um,提取芯片100时需要将芯片100从载 体210上分离,如果芯片100不落入提取面230的范围内,芯片100位于提取范围内的部分被 茜拉受力,提取范围外的芯片100常产生弯折,使得芯片100裂痕加深,容易使芯片100碎裂, 产生残次品。采用本发明的芯片100制作方法后,能有效地在提取芯片100的过程中保护芯 片100不受损,提尚广品合格率。
[0051]另一方面,即使提取面230的覆盖面大于被释放的芯片100,此时提取面230与未被 释放的芯片100接触,由于未被释放的芯片100始终被第一粘贴介质220粘贴于载体210上, 提取面230不会对未被释放的芯片100产生破坏。
[0052] 通过释放待提取的芯片100、不释放其余的芯片100,实现芯片100的选择性释放, 利于使芯片100的全部平贴于提取面230上,避免被提取的芯片100受损,同时保障未释放的 芯片100不被提取面230提起、不受损坏。
[0053]其中,用提取装置的提取面230贴靠其中一个所述芯片100、以及消除或消弱对应 的所述芯片1〇〇上的第一粘贴介质220的粘性,两个步骤的顺序不分先后,可以根据现场情 况、工艺流程设计情况任意安排先后。
[0054]第一粘贴介质220可以为光敏材料或热敏材料,可以通过控制第一粘贴介质220的 光照或温度来控制第一粘贴介质220的粘性,本实施例中采用光敏材料(但不限于此,也可 以是其他可以被消除或消弱粘性的材料),当第一粘贴介质220接收符合条件的光照时(例 如一定强度的紫外光),第一粘贴介质220失去粘性,对应的芯片100被释放。可以在载体210 上设置至少两个与芯片1〇〇的位置相对应的发光器,单独控制发光器照射对应的芯片100上 的第一粘贴介质220,可以将对应的芯片100释放;也可以在照射第一粘贴介质220时,遮挡 不需要释放的芯片1〇〇对应的第一粘贴介质220,实现芯片100的选择性释放。
[0055] 一个被释放的芯片100被提取后,消除或消弱另一个芯片100上的第一粘贴介质 220的粘性,解除或削弱该芯片100与载体210之间的粘贴关系,使得该芯片100被释放,然后 用提取装置进行提取,可以是同一个提取面230再次提取,也可以是提取装置上的另一个提 取面230进行提取;如此,通过对特定芯片100的选择性释放,实现提取特定的芯片100,同时 保证被提取的芯片100不会碎裂、相邻的芯片1〇〇不受影响。
[0056] 可以在提取面230上设置第二粘贴介质,当提取面230贴靠芯片100时,芯片100被 第二粘贴介质粘贴于提取面230上。采用粘贴的方式提取芯片100,结构简单、维护方便,优 选地,第二粘贴介质使芯片100的所有边沿粘贴于提取面230上。 t〇〇57]也可以是,在提取装置上设置真空设备,真空设备在提取面230上形成负压,当提 取面230贴靠芯片100时,芯片100被吸附在于提取面230上。真空方式不污染芯片1〇〇,利于 保护半导体、以及对芯片100进行后续操作;真空吸附面可以覆盖部分或全部被提取的芯片 100,优选地,真空吸附面使芯片1 〇〇的所有边沿吸附于提取面230上,使芯片100更均匀。 [0058]还可以是,在所述提取装置上设置静电吸附器,所述静电吸附器在所述提取面上 产生吸力,当所述提取面贴靠所述芯片时,所述芯片被静电吸附在于所述提取面上。采用静 电吸附的方式使芯片被吸附在于提取面上,利于使芯片受力均匀,减小芯片的形变,避免芯 片受损,同时静电吸附方式不污染芯片,利于保护半导体、以及对芯片进行后续操作;静电 吸附吸附面可以覆盖部分或全部被提取的芯片,优选地,静电吸附吸附面使芯片的所有边 沿吸附于提取面上。
[0059]芯片100制作方法还包括:在半导体板200上制作至少两个电路单元,电路单元与 芯片100对应。可以先在半导体板200上制作电路单元,然后将半导体板200平贴于载体210 上,然后将半导体板200分割为芯片100,便于流水化作业。电路单元可以是半导体板200本 身的材料制成,也可以是在半导体板200上添加其他材料后制成。制作了电路单元的半导体 板200具备一定的电路功能,可以作为芯片1〇〇转移到他处使用。不限于此,也可以先将半导 体板200平贴于,再将半导体板200分割为芯片100,然后在半导体板200上制作电路单元。此 后,芯片100制作方法还包括:将芯片100提取后,通过各向异性导电胶粘贴于第二扩展片 上,其中第二扩展片上设置扩展脚,芯片100的电路单元的引脚与扩展脚对接。芯片100的电 路单元一般面积较小,电路单元的引脚间隔很小,不便使用,还容易损坏,第二扩展片面积 大于芯片100,扩展脚间隔大于芯片100上引脚的间隔,通过第二扩展片的扩展,便于使用, 同时用扩展脚实现芯片100与其他设备的联接,可以保护芯片100,提高寿命。另一方面,通 过各向异性导电胶来粘贴芯片100和第二扩展片,采用很薄的各向异性导电胶就可以实现 芯片100和第二扩展片的对接,使芯片100和第二扩展片所构成的整体更薄。
[0060] 也可以是,如图4至6所示,将半导体板200分割为至少三个芯片100,在提取装置上 设置至少两个提取面230,至少两个提取面230同时贴靠对应的芯片100,消除或消弱对应的 芯片100上的第一粘贴介质220的粘性,解除或削弱对应的芯片100与载体210之间的粘贴关 系,同时将至少两个芯片100提取;两个提取面230可以是相互分离的,也可以是两个提取面 230相邻、并且融合成一体。将所述芯片提取后,将所述提取装置上的至少两个所述芯片贴 附于第一扩展片上,所述提取面释放对应的所述芯片,芯片就被放置于第一扩展片上。在将 芯片从载体转移至第一扩展片的转运过程中,由于芯片始终贴附于提取面上,转运过程中 被提取的两个或两个以上的芯片相互之间的位置关系不改变、相互之间的间距不改变,在 半导体板上预定的位置切割为芯片,再将芯片转移至第一扩展片上,芯片相互之间的排布 不发生改变,方便芯片的进一步加工。可以是,第一扩展片上可设置有扩展脚,芯片上设置 电路单元,电路单元与扩展脚电联通;也可以是,第一扩展片上不设置扩展脚、并且第一扩 展片与芯片的电路单元不是电联通,第一扩展片仅作为芯片的支撑,第一扩展片上可以设 置两个以上的芯片,芯片与芯片之间电联通。
[0061] 不限于上述操作,提取芯片后,还可以将所提取的芯片粘贴材料粘贴于线路基板 上,并采用封装层覆盖所述芯片,使所述封装层和所述线路基板将所述芯片合围其间;封装 层可以保护芯片,优选地,封装层可以采用模压塑料材料,但不限于此,可以根据需要选择 合适的封装层材料;优选地,除去所述芯片连接的粘贴材料、以及线路基板,在所述芯片上 通过金属积淀和绝缘积层的工艺生长,获得与所述芯片电联通的扩展互连线。通过扩展互 连线实现芯片之间、或者芯片与其他电路的连接,可以保护芯片本身的引脚;优选地,扩展 互连线的针脚间隔大于芯片上引脚的间隔,便于针脚的连接,比如焊接等操作可以更方便。 同时,除去所述芯片连接的粘贴材料、以及线路基板后,封装层半包裹住芯片,可以给予芯 片一定的定位作用,使芯片固定在预设的位置,如果同时提取两个以上的芯片、并将芯片转 移至线路基板上同时将芯片粘贴于线路基板,芯片相互之间的问及关系不发生改变,可以 根据预先设计,提取预设位置上的两个以上的芯片,芯片在封装层上的位置与预设位置一 致,方便流水生产。
[0062] 实施例二 L〇〇63」实施例二与实施例一的区别在于:
[00M]本实施例中采用半导体基板制成半导体板,再由半导体板制作为芯片100。如图7 所示,半导体基板包括:半导体层1〇1、隔离层1〇2、和预留被消减厚度的辅助层103,辅助层 103的厚度大于半导体层101的厚度;其中,半导体层1〇1、隔离层1〇2、辅助层1〇3依次层叠设 置,辅助层103的厚度大于半导体层101的厚度。采用上述半导体基板的半导体板2〇〇制作方 法包括:电路制作过程,在半导体层101上制作电路;降低厚度过程,对辅助层103进行磨削 或者蚀刻,消减辅助层103的厚度,使半导体基板整体的厚度减小而获得整体厚度很小的电 路基板;封装过程,对电路基板进行封装获得半导体板2〇〇。其中,半导体层1〇1用于制作电 路,作为电路基板的功能部分,例如在半导体层101上制作晶体管和互连线构成电路。
[00651在半导体层上制作电路时,辅助层103为半导体层101提供辅助支撑,使半导体 层101不易变形,可以保证半导体电路的性能;当半导体层101的加工完成不再需要辅助层 =3做辅助支撑时,消减辅助层103的厚度,使半导体基板的厚度大幅下降成为电路基板。隔 离层102用于保护半导体层101,一方面,在降低厚度过程中,可以对半导体层101进行防护, 避免消减辅助层103时误伤半导体层101,另一方面,在使用半导体板200或电路基板时,可 以防止本身很薄的半导体层101出现裂痕或断裂等损伤。进一步的,在保证电路性能的前提 下,尽量减小半导体层101和隔离层102的厚度,可以进一步降低整个半导体板200的厚度。
[0066] 降低厚度过程中,根据需要,可以将辅助层103全部去除,形成如图8所示的结构, 也可以仅去除部分隔离层102,形成如图9所示的结构。
[0067] 本实施例中,半导体层1〇1为单晶硅制成(不限于本实施例,也可以是其他半导体 材料),辅助层103为硅制成,优选为单晶硅,隔离层1〇2为二氧化硅制成。半导体层1〇1与辅 助层1〇3为相同材料制成,辅助层103和半导体层101具有一样的物理特性,利于保持半导体 层101的加工。不限于本实施例,辅助层103也可以采用其他的含硅材料制成。
[M68]降低厚度过程中,采用四甲基氢氧化铵溶液或者氢氧化钾溶液蚀刻辅助层103,隔 离层102的材料被四甲基氢氧化铵溶液或者氢氧化钾溶液蚀刻的速度小于同等条件下辅助 层103的材料被蚀刻的速度。当采用四甲基氢氧化铵溶液或者氢氧化钾溶液蚀刻辅助层103 以消减辅助层103厚度时,当辅助层1〇3厚度降低为0时,四甲基氢氧化铵溶液或者氢氧化钾 溶液触碰到隔离层102,由于隔离层102被蚀刻的速度小于辅助层103被蚀刻的速度,可以防 止四甲基氢氧化铵溶液或者氢氧化钾溶液向半导体层101蚀刻而破坏半导体电路。
[0069]对于本实施例,隔离层1〇2(二氧化硅)被蚀刻的速度与辅助层103(硅)被蚀刻的速 度相差10倍左右,当四甲基氢氧化铵溶液或者氢氧化钾溶液触碰到隔离层102,隔离层102 被蚀刻的速度很慢,可以看做蚀刻在隔离层102被终止,隔离层102对半导体层101可以起到 很好的保护作用。
[0070]不限于本实施例,也可以采用其他蚀刻溶液对辅助层103进行蚀刻;当辅助层103 采用其他材料制作时,可以根据需要采用相应的蚀刻溶液;也可以采用物理方法消减辅助 层103的厚度,例如激光蚀刻或者研磨等工艺。
[0071]将至少两个电路基板层叠设置后进行封装获得3D电路板。其中,至少两个电路基 板层叠设置后,采用湿法蚀刻工艺制作芯片过孔104,如图10所示。由于对消减辅助层103厚 度后,使得整个电路基板的厚度大幅减小,将多个电路基板层叠设置制成3D电路板,整个3D 电路板的厚度依然很薄,可以采用操作更为方便、快捷的湿法蚀刻工艺制作芯片过孔104。 如果采用传统的电路板制作方法,由于每一层电路基板的厚度很厚,所制得的3D电路板 整体厚度很大,采用湿法蚀刻会使得在芯片过孔104横截面方向产生较宽的侵蚀,使芯片过 孔104性能变坏,只能采用干法蚀刻制作芯片过孔1〇4,但是干法蚀刻速度慢、操作复杂。相 比之下,采用本实施例制作的3D电路板,使芯片过孔1〇4的加工效率更高。还可以是,如图11 所示,3D电路板的相邻两层电路基板之间设有连接层1〇5,连接层105将相邻两层电路基板 相粘接,并且连接层105内设有可以导电的导电部l〇6,3D电路板内的各层电路基板(相邻或 非相邻)上的电路层可以通过芯片过孔104、导电部106相互导通,实现3D电路板内各层电路 基板的功能连通。
[0072]由本实施例的方法制成的电路基板的厚度小于或等于10um,可以在电路基板上部 分或全部覆盖树脂材料制成柔性电路板,整个柔性电路板厚度很薄,质地为柔性,能够弯曲 扭转而不会损伤柔性电路板本身,可以制作可穿戴设备。
[0073]半导体层经过电路制作过程后成为半导体功能层,半导体功能层包括半导体三极 管、金属互连线、以及绝缘层。半导体层经过电路制作过程后具有电路功能,可以将最终获 得的半导体板可以当做芯片自己使用,也可以在电路制作过程中在半导体板制作多个电路 单元,将半导体板切割为多个芯片来使用,电路单元与芯片——对应。
[0074] 实施例三
[0075]实施例三与实施例一的区别在于:
[0076]采用芯片制作线路板。如图12所示,线路板制作方法包括:芯片100安装于线路基 板310上,在芯片100上设置芯片100引脚,在线路基板310上设置电路引脚,芯片100与线路 基板310之间设置各向异性导电胶320,芯片100引脚与电路引脚通过各向异性导电胶320对 接;封装层340覆盖芯片100,封装层340和线路基板310将芯片100合围其间。当线路基板310 和封装层340随温度变化热胀冷缩时,由于封装层340覆盖芯片100、并且封装层340与线路 基板310将芯片100合围其间;对于线路基板310上安装了芯片100的部分,线路基板310和封 装层340从芯片100上下、以及四周周边同时挤压芯片100,芯片100同时受力,不会产生变 形;对于线路基板310上没有安装芯片100的部分,线路基板310与封装层340同时热胀冷缩, 避免变形,即使线路基板310做得很薄也不会发生变形影响性能;芯片100引脚与电路引脚 通过各向异性导电胶320对接,各向异性导电胶320可以只需要很薄的一层就可以实现芯片 100和线路基板310的电连接,可以进一步减小线路板的厚度。
[0077]线路板制作方法还包括:根据应力抵消条件选择封装层340或/和线路基板310的 横截面大小;其中,应力抵消条件为:在与芯片100相错开、封装层340与线路基板310相层叠 的截面上,封装层340的横截面与线路基板310的横截面满足:当温度在芯片100的工作温度 范围内变化时,封装层340热胀冷缩在封装层340的横截面上产生的应力与线路基板310的 热胀冷缩在线路基板310的横截面上产生的应力相对应抵消。芯片1〇〇、线路基板310通常为 扁平的片状,其铺开的方向面积大、与铺开方向垂直的横截面的面积小,根据应力抵消条件 选择封装层340或/和线路基板310的横截面大小,当温度在芯片100的工作温度范围内变化 时,封装层340热胀冷缩在封装层340的横截面上产生的应力与线路基板31〇的热胀冷缩在 线路基板310的横截面上产生的应力相对应抵消,进一步防止芯片100变形。
[0078]如图13所示,线路板制作方法还包括:在线路基板31〇上安装独立触脚36〇,使线路 基板310位于独立触脚360与芯片100之间,在线路基板3丨〇上设置过孔330,将芯片100引脚 通过过孔330与独立触脚360电连接。一般线路基板310上设有与的电路引脚点连接的外接 引脚,芯片100通过外接引脚与外界设备连接,而单独在线路基板310上安装独立触脚360, 将芯片100引脚通过过孔330与独立触脚360电连接,可以是芯片100直接通过过孔33〇与独 立触脚与外界连接,可以支持芯片1〇〇的大功率通电,例如对芯片1〇〇的供电可以通过独立 触脚进行,可以对芯片100提供更大的功率,也避免大功率通过线路基板310产生过高的能 量损耗。
[0079]如图14所示,线路板制作方法还包括:芯片100为至少两个,封装层340为至少两 个,每个封装层340至少覆盖一个芯片100,两个封装层340之间设有弯曲间隙。两个封装层 340之间设有弯曲间隙350,可以减少封装层340的用量,降低线路板的平均厚度。
[0080]线路板制作方法还包括:线路基板310为柔性材料制成。尽量减小线路板的厚度有 利于柔性电路板的柔性使用,两个封装层340之间设有弯曲间隙350,当弯曲线路板时,会在 两个封装层340之间的弯曲间隙350部分弯折,避免芯片100弯折。
[0081]不限于此,如图15、16所示,根据需要,独立触脚360、以及弯曲间隙350可以同时使 用也可以单独使用。
[0082]所获得的线路板结构如图12所示,线路板结构包括:线路基板310,线路基板310上 设有电路引脚;芯片100,芯片100上设置芯片1〇〇引脚;封装层340;其中,芯片100安装于线 路基板310上,芯片100引脚与电路引脚对接;封装层340覆盖芯片100,封装层340与线路基 板310将芯片100合围其间;不限于此,也可以是,线路板结构还包括各向异性导电胶320,各 向异性导电胶320设于线路基板310和芯片100之间,芯片100引脚与电路引脚通过各向异性 导电胶320对接。
[0083]线路板结构还包括:在与芯片100相错开、封装层340与线路基板310相层叠的截面 上,封装层340的横截面与线路基板310的横截面满足:当温度在芯片100的工作温度范围内 变化时,封装层340热胀冷缩在封装层340的横截面上产生的应力与线路基板310的热胀冷 缩在线路基板310的横截面上产生的应力相对应抵消。
[0084]如图13所示,线路板结构还包括有安装于线路基板310上的独立触脚360,线路基 板310位于独立触脚360与芯片100之间,线路基板310上设有过孔330,芯片100引脚通过过 孔330与独立触脚360电连接。
[0085] 如图14所示,线路板结构还包括:芯片100为至少两个,封装层340为至少两个,每 个封装层340至少覆盖一个芯片100,两个封装层340之间设有弯曲间隙350。
[0086]线路板结构还包括:线路基板310为柔性线路基板310。
[0087] 优选地,上述芯片100的厚度小于10M1,上述线路基板310为柔性电路板,所获得的 线路板柔性很好,可以做成可穿戴设备,封装层340可以有效保护芯片1〇〇不被外力损坏,也 可以防止芯片100弯折。
[0088]上述芯片100可以是裸片或者已经经过封装的集成芯片100,但不限于此,也可以 是其他具有电路功能的电子元件。
[0089]以上实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例 中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛 盾,都应当认为是本说明书记载的范围。
[0090]以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能 因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在 不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。 因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1. 一种芯片制作方法,其特征在于,包括: 将半导体板平贴于载体上,用第一粘贴介质将所述半导体板粘贴于所述载体上,将所 述半导体板分割成至少两片芯片; 用提取装置的提取面贴靠其中一个所述芯片,消除或消弱对应的所述芯片上的第一粘 贴介质的粘性,解除或削弱对应的所述芯片与所述载体之间的粘贴关系,所述提取装置s 过所述提取面将半导体板提取; 其中,所述芯片平贴于所述提取面上,所述芯片落入所述提取面的范围内。
2. 根据权利要求1所述的芯片制作方法,其特征在于,在所述提取面上设置第二粘贴介 质,当所述提取面贴靠所述芯片时,所述芯片被第二粘贴介质粘贴于所述提取面上。
3. 根据权利要求1所述的芯片制作方法,其特征在于,在所述提取装置上设置真空设 备,所述真空设备在所述提取面上形成负压,当所述提取面贴靠所述芯片时,所述芯片被吸 附在于所述提取面上。
4. 根据权利要求1所述的芯片制作方法,其特征在于,在所述提取装置上设置静电吸附 器,所述静电吸附器在所述提取面上产生吸力,当所述提取面贴靠所述芯片时,所述芯片被 静电吸附在于所述提取面上。 _
5. 根据权利要求1所述的芯片制作方法,其特征在于,将所述半导体板分割为至少三个 所述芯片,在所述提取装置上设置至少两个所述提取面,至少两个所述提取面同时贴靠对 应的所述芯片,消除或消弱对应的至少两个所述芯片上的第一粘贴介质的粘性,解除或削 弱对应的至少两个所述芯片与所述载体之间的粘贴关系,同时将对应的至少两个所述芯片 提取。
6. 根据权利要求5所述的芯片制作方法,其特征在于,还包括:将所述芯片提取后,将所 述提取装置上的至少两个所述芯片贴附于第一扩展片上,所述提取面释放对应的至少两个 所述芯片。
7. 根据权利要求1至6任一项所述的芯片制作方法,其特征在于,还包括:在所述半导体 板上制作至少一个电路单元,所述电路单元与所述芯片对应。
8. 根据权利要求7所述的芯片制作方法,其特征在于,还包括:将所述芯片提取后,通过 各向异性性导电胶将所述芯片粘贴于第二扩展片上,其中,在所述第二扩展片上设置扩展 脚,所述电路单元的引脚与所述扩展脚对接。
9. 根据权利要求1至6任一项所述的芯片制作方法,其特征在于,所提取的芯片粘贴材 料粘贴于线路基板上,并采用封装层覆盖所述芯片,使所述封装层和所述线路基板将所述 芯片合围其间。
10. 根据权利要求9所述的芯片制作方法,其特征在于,除去所述芯片连接的粘贴材料、 以及线路基板,在所述芯片上通过金属积淀和绝缘积层的工艺生长,获得与所述芯片电联 通的扩展互连线。
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